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AXI总线协议

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主机读地址有效

从机准备好接受读地址

从机读数据有效

主机准备好接受读数据

主机写地址有效

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BREADY 从机响应有效

主机准备好接受响应

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BREADY 主机准备好接受响应

AMBA_AXI总线中文详解

AXI总线协议资料整理第一部分： 1、AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。 2、AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分：本部分对AXI1.0协议的各章进行整理。第一章本章主要介绍AXI协议和AXI协议定义的基础事务。 1、AXI总线共有5个通道分别是read address channel 、write address channel 、read data channel 、write data channel、write response channel。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道（address channel）中，用来描述被传输数据的性质。 3、读事务的结构图如下：

AMBAAXI总线详解

AXI 总线协议资料整理第一部分： 1、AXI 简介：AXI (Adva need eXte nsible In terface 是一种总线协议，该协议是ARM 公司提出的AMBA( Advanced Microcontroller Bus Architecture)3.0 协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。 2、AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分：本部分对AXI1.0 协议的各章进行整理。第一章本章主要介绍AXI 协议和AXI 协议定义的基础事务。 1 、AXI 总线共有5 个通道分别是read address channel 、write address channel 、read data channel、write data channe、l write response ehanne。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道( address channel 中，用来描述被传输数据的性质。 3、读事务的结构图如下：

AXI_reference_guide(AXI总线设计参考指南)

[Guide Subtitle] [optional] UG761 (v13.1) March 7, 2011 [optional]AXI Reference Guide UG761 (v13.1) March 7, 2011

Xilinx is providing this product documentation, hereinafter “Information,” to you “AS IS” with no warranty of any kind, express or implied. Xilinx makes no representation that the Information, or any particular implementation thereof, is free from any claims of infringement. Y ou are responsible for obtaining any rights you may require for any implementation based on the Information. All specifications are subject to change without notice. XILINX EXPRESSL Y DISCLAIMS ANY WARRANTY WHA TSOEVER WITH RESPECT TO THE ADEQUACY OF THE INFORMATION OR ANY IMPLEMENTATION BASED THEREON, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR REPRESENT ATIONS THAT THIS IMPLEMENTA TION IS FREE FROM CLAIMS OF INFRINGEMENT AND ANY IMPLIED WARRANTIES OF MERCHANTABILITY OR FITNESS FOR A P ARTICULAR PURPOSE. Except as stated herein, none of the Information may be copied, reproduced, distributed, republished, downloaded, displayed, posted, or transmitted in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. ? 2011 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. ARM? and AMBA? are registered trademarks of ARM in the EU and other countries. All other trademarks are the property of their respective owners. Revision History The following table shows the revision history for this document: Date Version Description of Revisions 09/21/2010 1.0Initial Xilinx release in 12.4. 03/01/2011 2.0Second Xilinx release in 13.1. Added new AXI Interconnect features. Corrected ARESETN description in Appendix A. 03/07/2011 3.0Corrected broken link. AXI Reference Guide https://www.wendangku.net/doc/7f10873748.html, UG761 (v13.1) March 7, 2011

AXI总线的一些知识

AXI总线的一些知识 AXI-stream总线简介-LDD 本节介绍的AXI是个什么东西呢，它其实不属于Zynq，不属于Xilinx，而是属于ARM。它是ARM最新的总线接口，以前叫做AMBA，从3.0以后就称为AXI了。 Zynq是以ARM作为核心的，运行时也是第一个“醒”过来，然后找可执行代码，找到后进入FSBL（第一引导阶段），接着找配置逻辑部分的bit文件，找到后就叫醒PL按照bit中的方式运行，再接着找可执行代码，进入SSBL（第二引导阶段），这时就可以初始化操作系统的运行环境，引导像Linux这样的大型程序，随后将控制权交给Linux。Linux运行时可以跟PL进行数据交互。注意了，就在这时候，数据交互的通路，就是我们本节要讲的AXI总线。说白了，AXI就是负责ARM与FPGA之间通信的专用数据通道。 ARM内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。如下图黄圈所示。可以看到，只有两个AXI-GP是Master Port，即主机接口，其余7个口都是Slave Port（从机接口）。主机接口具有发起读写的权限，ARM可以利用两个AXI-GP主机接口主动访问PL 逻辑，其实就是把PL映射到某个地址，读写PL寄存器如同在读写自己的存储器。其余从机接口就属于被动接口，接受来自PL的读写，逆来顺受。这9个AXI接口性能也是不同的。GP接口是32位的低性能接口，理论带宽600MB/s，而HP和ACP接口为64位高性能接口，理论带宽1200MB/s。有人会问，为什么高性能接口不做成主机接口呢？这样可以由ARM发起高速数据传输。答案是高性能接口根本不需要ARM CPU来负责数据搬移，真正的搬运工是位于PL中的DMA 控制器。位于PS端的ARM直接有硬件支持AXI接口，而PL则需要使用逻辑实现相应的AXI协议。Xilinx提供现成IP如AXI-DMA，AXI-GPIO，AXI-Datamover都实现了相应的接口，使用时直接从XPS的IP列表中添加即可实现相应的功能。有时，用户需要开发自己定义的IP同PS进行通信，这时可以利用XPS向导生成对应的IP。xps中用户自定义IP核可以拥有AXI-Lite，AXI4，AXI-Stream，PLB和FSL这些接口。后两种由于ARM这一端不支持，所以不用。

AMBA+AXI4总线的研究与实现

硕士学位论文 AMBA AXI4总线的研究与实现 RESEARCH AND IMPLEMENTATION OF AMBA AXI4 BUS 杨舜琪哈尔滨工业大学 2011年12月

国内图书分类号：TN47 学校代码：10213 国际图书分类号：621.3 密级：公开工学硕士学位论文 AMBA AXI4总线的研究与实现硕士研究生：杨舜琪导师：张岩教授申请学位：工学硕士学科：微电子学与固体电子学所在单位：深圳研究生院答辩日期：2011年12月授予学位单位：哈尔滨工业大学

Classified Index: TN47 U.D.C: 621.3 Dissertation for the Master Degree in Engineering RESEARCH AND IMPLEMENTATION OF AMBA AXI4 BUS Candidate：Shunqi YANG Supervisor：Prof. Yan ZHANG Academic Degree Applied for：Master of Engineering Speciality：Microelectronics and Solid-State Electronics Affiliation：Shenzhen Graduate School Date of Defence：December, 2011 Degree-Conferring-Institution：Harbin Institute of Technology

哈尔滨工业大学工学硕士学位论文摘要随着集成电路设计复杂度的提高和产品上市时间压力的增大，基于IP核复用的SoC（System on Chip）设计已经成为一种重要的设计方法。总线桥的设计和IP核的互连问题已经成为SoC平台中最重要的课题。IP核互连的方法，总线桥的设计以及总线协议决定了SoC平台的性能。AMBA（Advanced Microcontroller Bus Architecture）总线规范由ARM公司定义。它是一组基于ARM核的SoC通信的标准协议。最新的AMBA 4.0总线协议具有带宽高、延迟小和设计灵活等诸多优点，它目前已成为业界首选的高性能总线标准。本文分析并比较了Wishbone总线标准与AMBA 4.0总线标准的异同。根据AMBA 4.0总线标准中AXI4协议和AXI4-Lite协议，设计并实现了总线桥以及互连模块的VLSI结构。本文研究内容主要包含以下三个部分：首先，为了扩充AXI4总线可使用的IP核资源，本文设计了基于Wishbone 总线和AXI4总线的总线桥IP核，包括把基于Wishbone总线的主设备集成到AXI4总线系统的WB/AXI4总线桥，把基于Wishbone总线的从设备集成到AXI4总线系统的AXI4/WB总线桥，把基于Wishbone总线的主设备集成到AXI4-Lite总线系统的WB/AXI4-Lite总线桥和把基于Wishbone总线的从设备集成到AXI4-Lite总线系统的AXI4-Lite/WB总线桥。其次，本文设计了基于AXI4总线的两种互连结构，包括交叉开关（crossbar switch）和分享型总线（share bus）。两种互连结构设计主要模块包括地址解码器和仲裁器。最后，本文针对设计的总线桥和互连结构，使用Verilog HDL语言进行了硬件实现，在ModelSim环境下通过了功能验证，使用ISE13.1工具进行逻辑综合，分析比较了各IP核的性能。从验证和综合来看，本文的IP设计严格遵循Wishbone总线和AMBA4.0总线的协议规范，WB/AXI4总线桥，AXI4/WB总线桥，WB/AXI4-Lite总线桥和AXI4-Lite/WB总线桥在Xilinx公司Virtex5的FPGA芯片上达到的时钟频率分别279MHz，346 MHz，442 MHz和427 MHz，AXI4总线的交叉开关互连结构在284MHz的工作频率下，拥有22.5Gbps的数据吞吐量，AXI4总线的分享型互连结构在342MHz的工作频率下，拥有6.7Gbps的数据吞吐量，说明各IP 核都具备高速的数据传输能力，完全可以胜任实际应用。关键词：互连总线；AMBA AXI4总线；Wishbone总线；协议转换

AXI总线学习

PG021

寄存器空间全部是小端地址模式： DMA控制寄存器： Bit0:0当前DMA操作完成后停止DMA传输或者S/G方式下未完成的命令或传

输都被清掉。AXI4-Stream outs are potentially terminated early. Descriptors in the update queue are allowed to finish updating to remote memory before engine halt. 1启动DMA传输。 Bit2:软件复位整个DMA引擎。 Bit12:中段完成使能。 Bit13:中段完成延时使能。简单模式下无效。 Bit14:错误中断时能。 Bit23:16中断阈值。最小值为1.每发生一次中断，中断阈值计数器减一，当中断阈值寄存器为0时，DMA引擎向外产生一个中断。简单模式下无效。 Bit31:24中断延时寄存器。用来设置中断超时时间。Interrupt Delay Time Out. This value is used for setting the interrupt timeout value. The interrupt timeout is a mechanism for causing the DMA engine to generate an interrupt after the delay time period has expired. 当中断延时寄存器失效后为了保证仍然可以差生中断。 This is used for cases when the interrupt threshold is not met after a period of time, and the CPU desires an interrupt to be generated. Timer begins counting at the end of a packet and resets with receipt of a new packet or a timeout event occurs. Setting thisvalue to zero disablesthe delay timer interrupt. 如果在一定的时间内，中断阈值寄存器仍然不到0，而且CPU希望产生一个中断。那么在一个数据包完成后，计数器开始计数直到接收到一个新包后或者超时事件发生后复位计数器。 DMA状态寄存器： Bit0:停止状态位。 0=DMA运行 1=DMA通道停止。从DMA控制寄存器的停止位到状态位反映出来有一段时间。Bit1:DMA通道空闲。 Bit3:支持S/G方式否。 Bit4:DMA内部错误。 Bit5:DMA Slave错误。 Bit6:DMA译码错误。 Bit8:SG方式内部错误。 Bit9:SG方式从设备错误。 Bit12:DMA传输完成中断位。如果中断完成了并且中断阈值达到了，就会产生一个AXI DMA中断。

AXI总线中文详解讲解学习

A X I总线中文详解

AXI总线协议资料整理第一部分： 1、AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。 2、 AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分：本部分对AXI1.0协议的各章进行整理。第一章本章主要介绍AXI协议和AXI协议定义的基础事务。

1、 AXI总线共有5个通道分别是read address channel 、 write address channel 、 read data channel 、 write data channel、 write response channel。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道（address channel）中，用来描述被传输数据的性质。 3、读事务的结构图如下： 4、写事务的结构图如下：

AMBAAXI总线详解要点

AXI总线协议资料整理第一部分: 1、AXI 简介：AXI （Adva need eXte nsible In terface 是一种总线协议，该协议是 ARM 公司提出的AMBA (Advaneed Microcontroller Bus Architecture) 3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI是AMBA 中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。 2、AXI特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力, 可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分: 本部分对AXI1.0协议的各章进行整理。第一章本章主要介绍AXI协议和AXI协议定义的基础事务。 1、AXI总线共有5个通道分别是read address channel 、write address channel、read data channel、write data channe、write response channe。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道（address channel中，用来描述被传输数据的性质。 3、读事务的结构图如下:

AXI 总线和引脚的介绍

AXI 总线和引脚的介绍 1、AXI 总线通道，总线和引脚的介绍AXI接口具有五个独立的通道：（1）写地址通道（AW）：write address channel （2）写数据通道（W）：write data channel （3）写响应通道（B）：write response channel （4）读地址通道（AR）：read address channel （5）读数据通道（R）：read data channel 五个通道图为：读地址通道和读数据通道写地址通道，写数据通道和写响应通道读地址通道的信号：S_AXI_ARADDR，S_AXI_ARPROT，S_AXI_ARV ALID，S_AXI_ARREADY；读数据通道的信号：S_AXI_RDATA，S_AXI_RRESP，S_AXI_RV ALID，S_AXI_RREADY；写地址通道的信号：S_AXI_AWADDR，S_AXI_AWPROT，S_AXI_AWV ALID，S_AXI_AWREADY；写数据通道的信号：S_AXI_WDATA，S_AXI_WSTRB，S_AXI_WV ALID，S_AXI_WREADY；写响应通道的信号：S_AXI_BRESP，S_AXI_BV ALID，S_AXI_BREADY。 AXI接口的总线宽度： C_S_AXI_ADDR_WIDTH ：S_AXI数据总线的宽度 C_S_AXI_ADDR_WIDTH ：S_AXI 地址总线的宽度 AXI接口的信号详细说明： S_AXI_ACLK ：in std_logic; 总线的输入时钟信号 S_AXI_ARESETN ：in std_logic;