基于FPGA的通用数控分频器的设计与实现

基于FPGA的通用数控分频器的设计与实现

【摘要】本文首先介绍了各种分频器的实现原理，并在FPGA开发平台上通过VHDL文本输入和原理图输入相结合的方式，编程给出了仿真结果。最后通过对各种分频的分析，利用层次化设计思想，综合设计出了一种基于FPGA的通用数控分频器，通过对可控端口的调节就能够实现不同倍数及占空比的分频器。

【关键词】FPGA；分频器；VHDL

1.引言

分频器是数字系统中非常重要的模块之一，被广泛应用于各种控制电路中。在实际中，设计人员往往需要将一个标准的频率源通过分频技术以满足不同的需求。常见的分频形式主要有：偶数分频、奇数分频、半整数分频、小数分频、分数分频。在某些严格的情况下，还有占空比的要求。其中非等占空比的偶数分频器和奇数分频器其实现比较容易，但对于半整数分频器和占空比为50%的奇数分频器实现比较困难。

本文首先介绍了各种分频器的实现原理，并结合VHDL硬件描述语言对其进行了仿真，最后提出一个可控的通用分频器的设计方法，该方法可实现任意分频，资源消耗低，具有可编程等优点。

2.偶数分频器

偶数分频器比较简单，即利用计数器对需要分频的原始时钟信号进行计数翻转。例如：要进行M=2N（N为自然数）分频，当计数值为0～k-1时，输出高电平，当计数值为k-1～2N-1时输出低电平，同时计数值复位，如此循环可实现任意占空比的偶数分频，其中M和k为预置数，可根据分频倍数和占空比的要求进行置数。如图1所示，当k=N时，即可实现占空比为50%的偶数分频[1]。

图1 占空比为50%的4分频仿真结果

图2 占空比为50%的5分频仿真结果

3.奇数分频器

任意占空比的奇数分频器的实现，其原理与偶数分频器类似。但对于占空比为50%的任意奇数次分频却无法用上述相同的方法实现。下面介绍一种常用的实现方法[4]。

实现原理：采用两个不同的边沿触发器（一个在上升沿和一个在下降沿）来实现，其细节在于实现1/2个原始时钟周期的时间差。

EDA乐曲硬件演奏电路设计 课程设计

摘要 乐曲演奏广泛用于自动答录装置、手机铃声、集团电话、及智能仪器仪表设备。实现方法有许多种，随着FPGA集成度的提高，价格下降，EDA设计工具更新换代，功能日益普及与流行，使这种方案的应用越来越多。如今的数字逻辑设计者面临日益缩短的上市时间的压力，不得不进行上万门的设计，同时设计者不允许以牺牲硅的效率达到保持结构的独特性。使用现今的EDA软件工具来应付这些问题，并不是一件简单的事情。FPGA预装了很多已构造好的参数化库单元LPM 器件。通过引入支持LPM的EDA软件工具，设计者可以设计出结构独立而且硅片的使用效率非常高的产品。 本课设在EDA开发平台上利用VHDL语言设计数控分频器电路，利用数控分频的原理设计乐曲硬件演奏电路，并定制LPM-ROM存储音乐数据，以“两只老虎”乐曲为例，将音乐数据存储到LPM-ROM，就达到了以纯硬件的手段来实现乐曲的演奏效果。只要修改LPM-ROM所存储的音乐数据，将其换成其他乐曲的音乐数据，再重新定制LPM-ROM，连接到程序中就可以实现其它乐曲的演奏。 关键词：FPGA；EDA；VHDL；音乐

目录 设计要求 (1) 1、方案论证与对比 (1) 1.1方案一 (1) 1.2方案二 (1) 1.3综合对比 (1) 2 乐曲演奏电路原理 (2) 2.1 音乐演奏电路原理 (2) 2.2 音符频率的获得 (2) 2.3 乐曲节奏的控制 (3) 2.4 乐谱发生器 (3) 2.5 乐曲演奏电路原理框图 (3) 3音乐硬件演奏电路的设计实现 (4) 3.1 地址发生器模块 (4) 3.1.1 地址发生器的VHDL设计 (4) 3.2 分频预置数模块 (6) 3.2.1 分频预置数模块的VHDL设计 (6) 3.3 数控分频模块 (8) 3.3.1 数控分频模块的VHDL设计 (8) 3.4 music模块 (10) 3.4.1 音符数据文件 (10) 3.5.2 LPM-ROM定制 (12) 3.6 顶层文件 (14) 4 时序仿真及下载调试过程 (16) 4.1 时序仿真图 (16) 4.2 引脚锁定以及下载 (17) 4.3调试过程及结果 (17) 5扩大乐曲硬件演奏电路的通用性 (18) 5.1 完善分频预置数模块的功能 (18) 设计总结与心得体会 (21) 参考文献 (22)

分频器设计实验报告

竭诚为您提供优质文档/双击可除分频器设计实验报告 篇一：n分频器分析与设计 一、实验目的 掌握74190/74191计数器的功能，设计可编程计数器和n分频器，设计(n-1/2)计数器、分频器。 二、实验原理 分频是对输入信号频率分频。1、cD4017逻辑功能 2、74190/74191逻辑功能 3、集成计数器级联 当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。方法分为异步级联和同步级联。4、集成计数器的编程 在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。可采用复位编程和置数编程两种。5、多片74190/74191计数器级联 可根据具体计数需求和增减需求，选用74190或74191，

选择不同功能、同步或异步设计等。 6、74190/74191计数器编程 由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。可根据需求设计n进制加法或减法计数器。 n与译码逻辑功能如下。 7、74191组成(n-1/2)分频器电路如下图： u3 计数器的两个循环中，一个循环在cp的上升沿翻转；另一个是在cp的下降沿翻转，使计数器的进制减少1/2，达到(n-1/2)分频。 三、实验仪器 1、直流稳压电源1台 2、信号发生器1台 3、数字万用表1台 4、实验箱1台 5、示波器1台 四、仿真过程 1、按照cD4017和74191功能表验证其功能。 2、74191组成可编程计数器 (1)构成8421bcD十进制加法计数器，通过实验验证正确性，列出时序表。设计图如下 仿真波形如下 (2)构成8421bcD十进制减法计数器，通过实验验证正确性，列出时序表。设计图如下： 仿真波形如下

基于VHDL数控分频器设计

目录 一、设计任务与要求 (3) 二、总体框图 (3) 三、选择器件 (4) 四、功能 (5) 1、数控分频器 (5) 2、BCD译码器 (6) 3、扫描器 (11) 4、3-8译码器 (13) 5、7段数码管显示译码器 (16) 五、总体设计电路图 (19) 1总体（顶层）电路原理图 (19) 2仿真结果 (19) 3管脚分配图 (20) 4.硬件连接情况 (20) 六．心得体会 (20)

数控分频器设计 一、设计任务与要求 数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，以实现所需的输出频率。 基本功能： 1、实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。如输入10010000，即对输入的时钟信号进行144分频，如输入01001000，即对输入的时钟信号进行72 分频。 2、输出的波形应为占空比位50%的方波。 3、有显示功能，显示当前的分频比，即，输入的二进制数的大小。 总体框图 设计思路：数控分频器用计数值可并行预置的加法器设计完成，当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比。把输入端输入的八位二进

制数直接通过BCD译码器转换为十位BCD码表示的十进制数，通过扫描器对3个数码管进行选通扫描，最后7段数码管显示译码器对选中数码管的赋值进行译码，并驱动数码管显示该数据。 模块的功能： 1、数控分频器：实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。如输入10010000，即对输入的时钟信号进行144分频。 2、BCD译码器：把输入端的8位2进制数转换成10位BCD码表示的十进制数。 3、扫描器：when “000”=>daout<=dout(3 downto 0); when “001”=>daout<=dout(7 downto 4); when “010”=>daout<=dout(3 downto 2)<="00"; daout(1 downto 0)<=dout(9 downto 8); when others=>null; 4、3-8译码器：当sel=0时，q=11111110;选择个位数码管亮。 当sel=1时，q=11111101;选择十位数码管亮。 当sel=2时，q=11111011;选择百位数码管亮。 5、7段数码管显示译码器：把BCD码表示的十进制数转换成驱动数码管显示的段信号，使数码管显示数字。 三、选择器件 1、装有QuartusII软件的计算机一台。 2、芯片：使用altera公司生产的Cyclone系列芯片，如EP1C12Q240C8芯片 。 此次设计实验采用ALTERA公司的cyclone系列的FPGA芯片EP1C12,设计和仿真采用ALTERA公司的QUARTUS II软件，EP1C12各项参数参照上表。 Cyclone的性能特性 （1）、新的可编程体系结构，实现低成本设计。

(完整版)基于FPGA的智能交通灯的设计毕业设计

目录 摘要 ............................................................. I 1 前言 (1) 2 交通红绿灯控制电路的发展与技术现状 (2) 2.1 交通控制系统以及交通红绿灯控制电路的发展现状 (2) 2.2 智能交通红绿灯控制电路技术的现状 (3) 3 VHDL、FPGA、Quartus ii简介 (5) 3.1 VHDL简介 (5) 3.1.1 VHDL简介 (5) 3.1.2 VHDL语言的特点 (6) 3.2 FPGA简介 (8) 3.2.1 PLD器件的设计特点 (8) 3.2.2 FPGA的基本结构 (10) 3.2.3 采用FPGA设计逻辑电路的优点 (11) 3.3 Quartus II 的简介 (12) 4 具体方案论证与设计 (13) 4.1 具体方案论证 (13) 4.2系统算法设计 (15) 4.3 具体电路原理图 (16) 4.4 电路仿真图 (16) 5 实验结果 (17) 总结 (18) 参考文献 ......................................... 错误！未定义书签。附录： .. (19)

基于FPGA的十字路口交通信号灯 摘要 本文主要介绍十字路口交通灯控制器的设计。首先，介绍交通控制系统以及交通红绿灯控制电路的发展现状；然后采用硬件描述语言进行的交通灯控制器设计。重点介绍了控制系统各部分的设计，以及各个模块之间的同步处理。为了克服交通信号灯控制系统传统设计方法的弊端,更加适应城镇交通现状,利用VHDL语言、采用层次化混合输入方式,设计了具有3种信号灯和倒计时显示器的交通信号灯控制系统,在 QuartusⅡ下进行仿真,并下载到FPGA中制作成实际的硬件电路进行了模拟运行.使用该方法设计的交通灯控制系统电路简单、运行可靠、易于实现,可实现对交通信号的控制和显示功能。 关键词 FPGA;QUARTUS ii;HDPLD；十字路口交通灯控制器; Based on FPGA intersection traffic lights Abstract This paper describes the design of intersection traffic signal controller.First, the introduction of traffic control systems and traffic light control circuit of the development status; then using language designed for the traffic light controller.Focus on various parts of the control system

基于FPGA下的交通灯控制器设计

引言 随着城乡的经济发展，车辆的数量在迅速的增加，交通阻塞的问题已经严重影响了人们的出行。 现在的社会是一个数字化程度相当高的社会，很多的系统设计师都愿意把自己的设计设计成集成电路芯片，芯片可以在实际中方便使用。随着EDA技术的发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD 以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。FPGA就是在这样的背景下诞生的，它在数字电路中的地位也越来越高，这样迅速的发展源于它的众多特点。交通等是保障交通道路畅通和安全的重要工具，而控制器是交通灯控制的主要部分，它可以通过很多种方式来实现。在这许许多多的方法之中，使用FPGA和VHDL语言设计的交通灯控制器，比起其他的方法显得更加灵活、易于改动，并且它的设计周期性更加短。 城市中的交通事故频繁发生，威胁着人们的生命健康和工作生活，交通阻塞问题在延迟出行时间的同时，还会造成更多的空气污染和噪声污染。在这种情况下，根据每个道路的实际情况来设置交通灯，使道路更加通畅，这对构建和谐畅通的城市交通有着十分重要的意义。

第一章软件介绍 1.1 QuartusⅡ介绍 本次毕业设计是基于FPGA下的设计，FPGA是现场可编程门阵列，FPGA开发工具种类很多、智能化高、功能非常的强大。可编程QuartusⅡ是一个为逻辑器件编程提供编程环境的软件，它能够支持VHDL、Verilog HDL语言的设计。在该软件环境下，设计者可以实现程序的编写、编译、仿真、图形设计、图形的仿真等许许多多的功能。在做交通灯控制器设计时选择的编程语言是VHDL语言。 在这里简单的介绍一下QuartusⅡ的基本部分。图1-1-1是一幅启动界面的图片。在设计前需要对软件进行初步的了解，在图中已经明显的标出了每一部分的名称。 图 1-1-1 启动界面 开始设计前我们需要新建一个工程，首先要在启动界面上的菜单栏中找到File，单击它选择它下拉菜单中的“New Project Wizard”时会出现图1-1-2所显示的对话框，把项目名称按照需要填好后单击Next，便会进入图 1-1-3 显示的界面。

数控分频器实验报告

《数控分频实验》 姓名：谭国榕班级：12电子卓越班学号：201241301132 一、实验目的 1.熟练编程VHDL语言程序。 2.设计一个数控分频器。 二、实验原理 本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。 三、实验步骤 1.任意奇数分频 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV1 IS PORT(CLK:IN STD_LOGIC; D:IN INTEGER RANGE 0 TO 255; K1,K2,K_OR:OUT STD_LOGIC ); END; ARCHITECTURE BHV OF DIV1 IS SIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; --SIGNAL OUT1,OUT2,OUT3:STD_LOGIC; BEGIN PROCESS(CLK,TEMP3) BEGIN IF RISING_EDGE(CLK) THEN IF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF; IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF; END PROCESS; PROCESS(CLK,TEMP4) BEGIN IF FALLING_EDGE(CLK) THEN IF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF; IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;

实验五 数控分频器

实验五数控分频器 一、实验目的 1、学会数控分频器的设计、分析和测试方法； 2、根据仿真结果分析设计的优缺点。 二、实验原理 数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DIV IS PORT(CLK:IN STD_LOGIC; K_OR:OUT STD_LOGIC); END ENTITY DIV; ARCHITECTURE BHV OF DIV IS SIGNAL C1,C2:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; BEGIN PROCESS(CLK,C1) BEGIN IF RISING_EDGE(CLK) THEN IF (C1="100") THEN C1<="000";ELSE C1<=C1+1;END IF; IF (C1="001") THEN M1<=NOT M1;ELSIF C1="011" THEN M1<=NOT M1; END IF; END IF; END PROCESS ; PROCESS(CLK,C2) BEGIN IF FALLING_EDGE(CLK) THEN IF (C2="100") THEN C2<="000";ELSE C2<=C2+1;END IF; IF (C2="001") THEN M2<=NOT M2;ELSIF C2="011" THEN M2<=NOT M2;

通过Verilog实现交通灯设计实验报告

电子科技大学 实 验 报 告 一、实验室名称：虚拟仪器实验室 二、实验项目名称：交通灯设计实验 三、实验学时：4学时 四、实验原理

假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。 北 南 西东 图1. 六个彩色LED 可以表示一组交通信号灯 图2. 交通灯状态 南北 东西 红 黄 绿 红 黄 绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0

图3. 交通灯的状态转移图 顶层模块 时钟分频模块状态机跳转模块 图4. 交通灯的原理框图 五、实验目的 本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。 六、实验内容 在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。 七、实验器材（设备、元器件）

EDA数控分频器的设计报告

数控分频器的设计 1、实验目的： 学习数控分频器的设计、分析和测试方法。 2、实验原理： 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例下文所示。 1) VHDL及语句分析 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS --定义实体DVF PORT ( CLK : IN STD_LOGIC; --时钟输入 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --7位预置数 FOUT : OUT STD_LOGIC ); --输出的频率 END DVF; ARCHITECTURE one OF DVF IS --定义结构体one SIGNAL FULL : STD_LOGIC; --定义信号full BEGIN P_REG: PROCESS(CLK) --进程P_REG中CNT8从预置数D开始 逐步累加到255后，FULL置1；再将 CNT8置为D，循环以获得一个新的周期 脉冲序列FULL，即产生新的频率V ARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = "11111111" THEN CNT8 := D; FULL<='1'; ELSE CNT8 := CNT8 + 1; FULL <= '0'; END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) --进程P_DIV中，FOUT是占空比为50%的周期

EDA简易电子琴设计报告

，、题目分析 1、分析要求，确定总体方框图 本设计基本部分是用VHDL语言设计一个简易的八音符电子琴，在Quartus II 平台下下载到Cyclone系列的EP1C12Q240C芯片中，该电路设计能够实现DO RE Ml、FA等八个音调的电子琴，发挥部分是设计一乐曲自动演奏器，用户自己编制乐曲存入电子琴，电子琴可以完成自动演奏。 电子琴音乐产生原理及硬件设计由于一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率的组合，即可构成我们所想要的音乐了。 根据系统设计要求，系统设计采用自顶向下的设计方法，系统的整体组装设计原理图如图1所示，它由乐曲自动演奏模块AUTO音调发生模块TONE和数控分频模块FENPIN三部分组成。 图1系统的整体组装设计原理图 2、最终完成的技能指标 (1)设计一个简易的八音符电子琴，它可通过按键输入来控制音响。 (2)演奏时可以选择是手动演奏(由键盘输入)还是自动演奏已存入的乐曲 】、选择方案 通过可编程逻辑器件(PLD和VHDL硬件描述引言来实现电子琴的基本部分和发挥部分的设计。对于基本部分，设计的主体是数控分频器，对输入的频率进行分频，得

到各个音阶对应的频率最为输出。当按下不同的键时发出不同的声音。对于发挥部分，则在原设计的基础上，增加一个乐曲存储模块，代替了键盘输入，产生节拍控制（index数据存留时间）和音阶选择信号，即在此模块中可存放一一个乐曲曲谱真值表，由一个计数器来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。 方案一：由单片机来完成设计。可用单片机控制键盘的输入，以及产生相应的频率信号作为输出。目前，单片机的功能已比较强大，集成度日益增高且其设计和控制比较容易。但是由于在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路，如锁存器，译码器等都需要单独的电路，因此整个系统显得十分复杂，抗干扰性差，在运行过程中容易死机或进入死循环，可靠性降低，而功耗费用增高。 方案二：利用PLC来完成设计。目前利用PLC的技术已经比较成熟。PLC有其优点，其性能优异，体积小，可靠性和精度都比较好，在电子琴的设计中可 采用PLC来完成硬件的控制，但是用PLC实现编程相对比较复杂，对于电子琴这种小型设计来说成本过高。 方案三：利用可编程逻辑器件PLD来完成该设计。利用PLD可以很好的解决上述的问题。它的成品体积小，适合电子琴这种小型设计。其性能稳定，控制精度高（Xili nx公司的高密度，高速可预测延时，高性能系列芯片），易于管理和屏蔽，抗干扰能力强，可靠性高。 综上，在本设计中选择第三种方案最优。 三、各模块原理及其程序 1、乐曲自动演奏模块 乐曲自动演奏模块（AUTO.VHD的作用是产生8位发声控制输入信号/当进行自动演奏时，由存储在此模块中的8位二进制数作为发声控制输入，从而自动演奏乐曲。 为了实现扩展部分的设计，便需要多加上一个音乐存储模块，该模块的作用是产生8位发声控制输入index，auto为0或1时可以选择自动演奏或者键盘输入，如果auto为0,则而由存储在此模块中的8位二进制数来作为发声控制输入，由此便可自动演奏乐曲。此模块的VHDL语言中包括两个进程，首先是对基准脉冲进行分频得到4Hz 的脉冲，作为第二个进程的时钟信号，它的目的是控制每个音阶之间的停顿时间，此处便是1/4=0.25s，第二个进程是音乐的存储，可根据需要编写不同的乐曲。 这段模块的原理图如图2所示： CLK AUTO INDEX0[7.0] 图2乐曲自动演奏模块原理图 乐曲自动演奏模块可以由VHDL语言来实现，下面是一段主要代码:

实验八 数控分频器的设计

实验八数控分频器的设计 1、实验目的 1 学习数控分频器的设计； 2 熟悉VHDL常用语句的意义和使用； 3 练习引脚分配和时序分析。 2、实验内容 1 设计8位数控分频器； 三、实验原理 对于一个N分频器，分频出的时钟周期原时钟周期的N倍，频率是原时钟频率的1/N。 对于一个8位计数器，如果开始预置一个数D，然后启动计数器工作，则经过11111111－D个时钟周期计数器的值又变为11111111，当计数器为该数值时，下一个时钟沿到来之时，又将计数器预置为D，然后开始正常计数。如此通过计数、预置的周期性操作，可以得到一个周期信号（即分频信号），其周期为11111111－D+1，即分频比为R= 11111111－D+1。所以改变D，则可以控制分频比。 数控分频器的VHDL代码见教材P146-147。仿真波形如图8－1所示。 图8－1 数控分频器仿真波形

图8－2 数控分频器芯片引脚分配 三、实验步骤 （一）8位数控分频器的设计 1 建立一个设计工程，工程名为PULSE； 2 打开文本编辑器，建立一个VHDL设计文件，其VHDL代码见教材 P166例6-22，文件名存为PULSE.VHD。注意文件的扩展名要选 为.vhd，而且要求工程名、文件名和设计实体名必须相同。 3 选器件：将器件型号选为； 4 编译； 5 建立波形文件，然后保存，其文件名必须与工程名一致；【波形

设置：①设置仿真时间为500us:②设置输入信号的波形：时钟周期设置为50ns，其他输入信号的波形设置参看图8－1。】 6 仿真，观察输出波形是否正确【参看图8－1中的输出波形】。 7 引脚分配；【将引脚分配到如图8－2所示的位置，然后再编译。 编译通过才算成功】 8 时序分析：分析芯片所能达到的最高时钟频率。【打开时序分析器，然后执行菜单命令：analysis/register performance /start】 五、思考题 1 按本实验所示的方法进行分频，输出的分频信号FULL和FOUT是奇数分频还是偶数分频？分别说明之。 2 将本实验的8位数控分频器扩展为16位分频器； 3 在本实验的设计基础上，如果设置2个预置数D和D1，则可以控制输出信号FULL的占空比，使时钟信号变得比较均匀。试在原来的VHDL 代码基础上进行改进，使用D和D1来控制FULL信号的占空比。 4 设计一个5分频器，使其分频时钟的占空比位3/5，写出VHDL设计代码。 【提示：对于一个5分频器的设计，可以先设计一个4位5进制计数器，则计数器的值在0，1，2，3，4上周期性循环。设计方法是：当计数器为4时，如果下一个时钟沿到来则将计数器置0，然后开始正常计数。另外定义一个分频信号CLK_DIV5，当计数器值为0，1，2时，使CLK_DIV5=1，当计数器值为3，4时，使CLK_DIV5=0，则CLK_DIV5为5分频信号，其占空比为3/5。】

基于FPGA的交通灯课程设计报告

总体设计要求和技术要点 1.任务及要求 （1）设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。 （2）红、绿、黄发光二极管作信号灯，用传感器或逻辑开关作检测车辆是否到来的信号。 （3）主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。 （4）主、支干道均有车时，两者交替允许通行，主干道每次放行45秒，支干道每次放行25秒，设立45秒、25秒计时、显示电路。 （5）在每次由绿灯亮到红灯亮的转换过程中，要亮5秒黄灯作为过渡，使行驶中的车辆有时间停到禁行线外，设立5秒计时、显示电路。 （6）按《湖南涉外经济学院课程设计管理办法》要求提交课程设计报告。 工作内容及时间进度安排 第17周：周1---周2 ：立题、论证方案设计 周3---周5 ：程序设计与调试 第18周：周1---周3 ：硬件调试与测试、撰写课程设计报告 周4---周5 ：验收答辩 课程设计成果 1．与设计内容对应的软件程序 2．课程设计总结报告

摘要 本实验为自主选题设计实验，实验选择具有倒计时显示功能的红黄绿三色交通设计，实验中采用VHDL 作为设计功能描述语言，选用Altera公司的EP1K30144-PIN TQFP最为主控芯片，实验报告中简要介绍了FPGA器件，并给出了设计原理图，详细的介绍了交通灯的设计流程，实验报告中还附有实验代码实验结果照片图。 Abstract This experiment designed for independent choice experiment, experiment choice which has the function of the countdown display red yellow green traffic design, description language (VHDL as design function is applied in the experiments, the most main control chip select MAX II EPM240T100C5 Altera company, experiment report, this paper briefly introduces the MAX II device series, and gives the design diagram, detailed introduces the traffic lights of the design process, the experiment report with the code results photo graph.

数控分频器的设计

实验四数控分频器的设计 一、实验目的： 1.学习数控分频器的设计、分析和测试方法，锻炼分析Verilog(VHDL)语言的能力。 二、原理说明： 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，对原时钟进行占空比为50%的分频。在实验板选择50M 时钟，对其进行2~15分频，分频系数以拨码键盘控制，并用数码管进行显示(十六进制形式)。 三、实验内容： 1、根据由顶向下的设计原则，进行顶层建模。 分频系数分为奇数分频和偶数分频，因些包括Evn_Div(偶数分频)和Odd_Div(奇数分频)模块，数码管显示为SEG7_LUT，采用类似查找表的方式完成。 2、偶数分频 偶数分频模块比较简单，假设分频系数为N，只需要在计数器计到N/2时，将输出时钟反转即可。

仿真图如下： 3、奇数分频 奇数分频相对偶数分频比较麻烦，主要是对原时钟的上升沿和下降沿进行计数，通过两个计数器得到上升沿时钟和下降沿时钟，对这两个时钟进行与操作可得到奇数分频。

仿真图如下： 4、数码管显示 数码管显示模块应用case语句即可完成。

5、分频选择 分频系数有两种，一是偶数，另一个是奇数，因此可通过分频系数的最低位来进行选择，iDIV[0]既作为奇、偶分频模块的使能输入，又可作为输出时钟选择线。 6、顶层模块 将上述几个模块例化即可(注意iDiv[0]的连接方式)。 引脚： input CLOCK_50;//原时钟 input RST;//复位信号 input [3:0] iDIV;//分频系数 output oCLK;//输出时钟 output [6:0] oSEG;//数码管输出

基于FPGA的交通灯设计说明

交通信号灯控制器

目录 第一章系统设计 1.1设计要求 (3) 1.2 方案比较 (3) 1.3方案论证 (3) 1.3.1总体思路 (4) 1.3.2设计方案 (5) 第二章单元电路设计 2.1 4位二进制计数器 (6) 2.2 两位二进制计数器 (6) 2.3定时时间到检测电路 (6) 2.4红黄绿灯输出控制电路 (6) 2.5计时器 (6) 第三章软件设计 3.1用VHDL编写程序 (6) 3.2 程序流程 (7) 3.3程序清单及仿真 (7) 第四章系统测试 (7) 第五章结论 (8) 参考文献 (9) 附录 (10)

0 引言 随着经济的飞速发展，现代化交通管理成了当今的热点问题。一个完善的交通控制功能,可使混乱的交通变得井然有序，从而保障了人们的正常外出。本系统通过设计一交通信号灯控制器,达到交通控制的目的。除实现交通灯基本的控制功能外，系统还可显示该灯本次距灯灭所剩的时间，具有更完善的控制功能,使行人提前做好起、停准备，具有更强的实用性。 第1章 系统设计 1.1设计要求 (1) 交通灯从绿变红时，有4秒黄灯亮的间隔时间。 (2) 交通灯红变绿是直接进行的，没有间隔时间。 (3) 主干道上的绿灯时间为20秒，支干道的绿灯时间为10秒。 (4) 在任意时间,显示每个状态到该状态结束所需要的时间。 1.2方案比较 要实现对交通灯的控制，有很多的方案可供选择。 方案一：由两块CMOS 集成电路完成定时和序列控制功能，三只双向晶体管完成实际的电源切换功能。电路中采用10V 负电源（可由市电电压经降压、整流、滤波、稳压而得）、CD4049集成电路、计数器CD4017等器件。其中双向晶闸管选用400V 、4A 的，二极管选用BY127型和1N4148型，稳压管选用10V 、1W 的。因直接使用市电工作，故在安装和使用时安全系数较低，且硬件电路复杂，所用器件多。 方案二：运用VHDL 语言分别控制分频和状态机两个模块, 即信号源经分频器分频后得到1Hz 脉冲,输出脉冲控制状态机中预置四个状态的循环,从而达到交通控制作用.该方案电路结构简单,使用器件少,易于安装和使用.但不宜于电路扩展,适用围小,应用不广泛. 方案三：采用VHDL 语言输入的方式实现交通信号灯控制器，并灵活运用了通用元件CBU14和CBU12作为4位二进制计数器和两位二进制计数器，简化了硬件电路，同时也给调试、维护和功能的扩展、性能的提高带来了极大的方便。 分析以上三种方案的优缺点，显然第三种方案具有更大的优越性、灵活性，所以采用第三种方案进行设计。 1.3 方案论证 1.3.1 总体思路 系统交通管理示意图如图1.3.1. 主干道 支干道 图1.3.1 路口交通管理示意图 由此可得出交通信号灯A 、B 、C 、D 的4种状态:

EDA分频器的设计

EDA实验报告 学院：班级： 学号：指导老师： 姓名： 一、实验目的：学习数控分频器的设计，分析和测试方法。 二、实验原理：不同的分频比，数控分频器就是用计数值可并行预置的加法 计数器设计完成的，方法是将数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有计时器溢出位与预置数加载输入信号相接即可。 三、实验内容 1、将4096HZ的时钟信号分频为1HZ的时钟信号。 实验原理图： 实验源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port(clk_in:in std_logic; fout:out std_logic); end; architecture one of dvf is signal cnt: integer range 0 to 2048; signal clk_out:std_logic; begin process(clk_in) begin if clk_in'event and clk_in = '1' then if cnt=2048 then cnt <=0; clk_out <=not clk_out; else cnt<=cnt+1; end if;

end if; end process; fout<=clk_out; end one; 功能仿真波形图： 实验引脚图： 实验箱上工作情况：当CLOCK5接4096HZ的时钟信号时，扬声器每秒钟响一次。 2、如实验内容1将4096HZ的时钟信号分频为2HZ、8HZ、16HZ的时钟信号。 3、编写四选一MUX，可用按键控制选择分频后的某时钟。 实验原理图： 实验源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dvf is port(clk:in std_logic;

数控分频器的设计

数控分频器的设计 一、实验目的： 学习数控分频器的设计和测试方法。 二、实验原理： 数控分频器的功能为在不同输入信号时，对时钟信号进行不同的分频，在输出端输出不同频率的信号。该电路可以用具有并行预置功能的加法计数器实现，方法是对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数。 电路输出波形图： 三、实验内容： 1）根据实验原理画出电路框图，并计算在不同预置数时输出信号的频率与时钟频率的比值。 ------------------------------------------------------------------------------------------------------------- 原理图：

数控分频器输出频率与输入时钟的关系： 当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。 任意小数都可以表示成a n b +形式，其中a

EDA 数控分频器的设计

专业班级： 学号：姓名： EDA 技术实验报告 实验项目名称：数控分频器的设计 实验日期：2012.06.11 实验成绩： 实验评定标准： 一、实验目的 学习数控分频器的设计、分析和测试方法。 二、实验原理 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。 三、实验器材 PC机、FPGA实验箱、QuartusⅡ软件 四、实验内容： 编写数控分频器的程序，完成之后在实验系统上硬件验证其程序的功能。可选实验电路模式一；键2和键1负责输入8位顶置数D；CLK由clock0输入，频率选65536HZ或更高；输出FOUT接扬声器。编译下载后进行硬件测试；改变键2或键1的输入值，可听到不同的音调的声音。 五、实验程序 library ieee; use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all; entity DVF is port (clk:in std_logic; d:in std_logic_vector(7 downto 0); fout:out std_logic); end DVF; architecture one of DVF is signal full:std_logic; begin p_reg:process(clk) variable cnt8 :std_logic_vector(7 downto 0); begin if clk'event and clk='1' then if cnt8="11111111" then cnt8:=D; full<='1'; else cnt8:=cnt8 +1; full<='0'; end if; end if; end process p_reg; p_div:process(full) variable cnt2:std_logic; begin if full'event and full='1' then cnt2:=not cnt2; if cnt2='1' then fout<='1';else fout<='0'; end if; end if; end process p_div; end one; 六、实验仿真、结果及分析 <一>实验仿真： 根据以上程序可知，给定预置值的波形如下：

基于FPGA的交通灯(verilog)

基于同步FSM交通信号控制器 试验目的 1、进一步熟悉FSM原理； 2、交通信号控制逻辑的抽象建模方法； 3、掌握同步有限状态机的置位与复位方法； 3、掌握编写可综合的FSM一般指导原则； 试验原理 Verilog HDL和VHDL亍为描述用于综合还只有十年的历史，可综合风格的VerilogHDL和VHD啲语法只是它们各自语言的一个子集；HDL的可综合性研究近年来非常活跃，可综合子集的国际标准目前尚未最后形成，因此，各厂商的综合器所支持的HDL子集也略有不同；对于有关可综合的VerilogHDL的内容我们只着重于介绍RTL算法级和门级结构的描述；把一个时序逻辑抽象成一个同步有限状态机是设计可综合VerilogHDL 模块的关键。有限状态机是设计各种时序逻辑电路的关键。具体的有限状态机的原理可以参看试验七有关原理的介绍。下面介绍一般的可综合有限状态机的编写原则 每个always 块只能有一个事件控制@(event_expression) ，而且要紧跟在 always 关键字后面； always 可以表示时序逻辑或者组合逻辑；也可以用always 块既表示电平敏感的锁存器又同时表示组合逻辑； 带有posedge或negedge关键字的事件表达式表示边沿触发的时序逻辑，没有posedge或negedge关键字的表示组合逻辑或者电平敏感的锁存器，或者两者都表示； 每个表示时序的always 块只能由一个时钟跳变沿触发，置位和复位最好也由该始终跳变沿触发； 每个在always 块中赋值的信号必须定义为reg 类型或者整型； Always 块中应该避免组合反馈回路； 实验步骤和实验内容 1、本试验交通信号控制灯的逻辑关系该交通信号灯控制器用于控制一条主干道与一 条乡村公路的交叉口的交通 ( 如图8-1 所示) ，它必须具有下面的功能；由于主干道上来往的车辆较多，因此控制主干道的交通信号灯具有最高优先级，在默认情况下，主干道的绿灯点亮；乡村公路间断性地有车经过，有车来时乡村公路的交通灯必须变为绿灯，只需维持一段足够的时间，以便让车通过。只要乡村公路上不再有车辆，那么乡村公路上的绿灯马上变为黄灯，然后变为红灯；同时，主干道上的绿灯重新点亮；一传感器用于监视乡村公路上是否有车等待，它向控制器输入信号X；如果X=1，则

EDA简易电子琴设计

合肥工业大学电子科学与技术专业《集成电路课程设计》 简易电子琴设计

一、 实验目的 使用VerilogHDL 语言进行前端设计，并使用Quaruts 软件在 GW48－PK2实验上实现仿真，实现硬件电子琴。电子琴要求有8个音阶，使用外部时钟信号3MHz ，能同步显示音阶。 二、设计要求 1、 设计一个简易电子琴。要求能演奏的音域为D 调的do 到E 调do 。 2、 用GW48－PK2中的8个按键作为琴键。 3、 GW48－PK2中有蜂鸣器。 4、 可以使用GW48－PK2上的12MHz 作为输入时钟信号 三、设计思路 通过可编程逻辑器件（PLD ）和VHDL 硬件描述语言来实现电子 琴的基本要求。 设计的主体是数控分频器，对输入的频率按照与每个音阶对应的分频系数进行分频，得到各个音阶对应的频率分别在蜂鸣器和数码管上以声音和频率数值的形式作为输出。 四、设计组成与原理 下图为系统的工作原理框图。 分频置 数 按 键 分 频 器 12MHZ 蜂 鸣 器 数码管显示

五、模块设计 1.音名与频率的关系 音乐的12平均率规定：每2个八度音（如简谱中的中音1与 高音1）之间的频率相差1倍。在2个八度音之间，又可分为 12个半音。灵位，音符A（简谱中的低音6）的频率为440HZ， 音符B到C之间、Ｅ到Ｆ之间为半音，其余为全音。由此可以 计算出简谱中所有的音符的频率，在这我们只需计算出中音１ 到高音１的频率即可。如下所示： 表一简谱音名与频率的对应关系 由于各音符对应的频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低，则由于分频系数过小，四舍五入取整后的误差较大；若时钟频率过高，虽然误差变小，但分频数将变大。实际的设计应综合考虑两方面的因素，在尽量减少频率误差的前提下取合适的时钟频率。本实验要求用12MHZ的时钟脉冲信号，所以不必考虑这方面的因素。实际上，只要各个音符间的相对频率关系不变，弹奏出来的音调听起来是不会走调的。 2.分频系数与初始值（预置数）