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数电D触发器及其应用

实验3 D触发器及其应用

一、实验目的

1、熟悉D触发器的逻辑功能；

2、掌握用D触发器构成分频器的方法；

3、掌握简单时序逻辑电路的设计方法。

二、实验设备

数字电路实验箱，数字双踪示波器，函数信号发生器，集成电路：74LS00，集成电路：74LS74

三、实验内容

1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形；

2、实现如图所示时序脉冲（ 74LS74和74LS00各1片）

四、实验结果 1、构成分频器

参照如图所示连接电路，构成2分频和4分频器。在CP1端加入1KHz 的连接方波，并用示波器观察CP ，1Q ，2Q 各点的波形。

5 2 6

9 12

CP1 1Q

CP2

0 0 0 1

0 1 1 1 0

1 1 1 0 0 1 0 0 0

2.时序脉冲

参照如图所示连接电路，在CP1端加入1KHz 的连接方波，并用示波器观察F 点处波形。

U1A

74LS74N

~1Q

~1CLR

1CLK

~1PR

4U1B

74LS74N

~1Q

~1CLR

1CLK

~1PR

4U2A

74LS11D CP

因没有74LS11D 电路，故用74LS00代替，用与非门实现三个与门。

+1010

=====n n n n n n Q

Q D Q Q D F Q Q

F F CP

=?10n n

Q Q +1+110n n Q Q '

实验结果如图：

五、心得体会

实验前我认真的预习了本次实验内容，对74LS74的连接比较熟练。但是对实验原理还不是很了解，通过老师的讲解，我明白了实验目的和原理，使实验逻辑更清晰。最后观察实际电路所能出现的现象与理论预测是否吻合。通过此次实验我们更加深刻的了解了74LS00和74LS74集成电路，更深一步的掌握了电路的连接和电子元件电路设计的方法和技巧。

集成触发器及其应用电路设计

华中科技大学电子线路设计、测试与实验》实验报告实验名称：集成运算放大器的基本应用院（系）：自动化学院地点：南一楼东306 实验成绩：指导教师：汪小燕 2014 年6 月7 日

、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。（5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术、实验元器件及条件双JK 触发器CC4027 2 片；四2 输入与非门CC4011 2 片；三3 输入与非门CC4023 1 片；计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆三、预习要求（1）复习触发器的基本类型及其逻辑功能。（2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。（3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。四、硬件电路实验内容（1）验证JK触发器的逻辑功能。（2）将JK触发器转换成T触发器和D触发器，并验证其功能。（3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起，接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。（4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。（5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出

RS触发器及其应用

RS 触发器及其应用触发器(flip flop)是构成时序逻辑电路的基本单元，能记忆、存储一位二进制信息，触发器也称双稳态触发器，它有两种稳定输出工作状态，即分别输出1和输出0的状态。在无输入信号作用时，这种状态是稳定的；而当输入信号到来并满足一定逻辑关系时，输出端的状态将迅速变化，能从一种稳定状态转换到另一种稳定状态。测试如下电路，调整S1开关状态，观察LED1和LED2的变化，并建立真值表。图8.1测试电路(multisim) 【信息单】一、基本RS 触发器 1.“与非”门构成的基本触发器基本的RS 触发器又称为置0置1触发器。它是各种触发器中结构最简单的一种，通常作为构成各种功能触发器的最基本单元，所以也称为基本触发器。 ⑴电路结构基本的RS 触发器由两个与非门的输入端与输出端交叉连接而成。电路结构如图8.3（a ）所示，逻辑符号如图8.3（b ）所示。图中Q 、Q 是基本RS 触发器两个输出端；S 、R 是两个输入端，S 、R 上的“非”号或R 、S 上的小圆圈都表示输入信号只在低电平时有效。 Q 端状态通常定义为触发器的输出状态。当0=Q 、Q =1，称触发器为0状态，当1=Q 、 Q =0，称触发器为1状态。Q 、Q 状态相反。 Q G 1G 2 Q S R Q Q

（a ）电路结构（b ）逻辑符号图8.3 与非门构成的基本RS 触发器 ⑵逻辑功能 S =1、R =0时，Q =1，反馈到G 1门使0=Q ，即不论触发器原态是0态还是1态，电路的输出一定为0态，R 为置0端。 S =0、R =1时，Q =1，反馈到G 2门使Q =0，即不论触发器原态是0态还是1态，电路的输出一定为1态，S 为置1端。 S =1、R =1时，设电路原来状态为0=Q 、Q =1，在S =1、R =1作用下，电路的输出仍是0=Q 、Q =1与原态相同，即触发器的状态保持不变。 S =0、R =0时，Q =1、Q =1，破坏了输出信号互补的原则，而随后S =1、R =1时，输出状态可能是1也可能是0，出现了不定状态，这意味着当输入条件同时消失后，触发器状态不定，这在触发器工作时是不允许出现的，也就是要禁止S 、R 同时为0的输入状态出现。 (3)逻辑功能描述触发器的逻辑功能可用功能表、特征方程、时序图、状态图等方法描述。 ①功能表（特性表）与非门构成的基本RS 触发器的功能表如表8.1所示。表8.1 与非门构成的基本RS 触发器的功能表 ②波形图设初始状态Q 为0，然后根据给定的输入信号波形，画出相应输出端Q 、Q 的波形，称为波形图。

数电实验触发器及其应用

数电实验触发器及其应用数字电子技术实验报告实验三: 触发器及其应用一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器

也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果：设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时

电工资格证考试触发器及其应用练习题集锦附参考答案解析【精品】

触发器及其应用习题参考答案一、填空题： 1．时序逻辑电路的特点是：输出不仅取决于当时输入的状态还与电路原来的状态有关。 2．欲使JK 触发器实现的功能，则输入端J 应接 “1” ， K 应接 “1” 。 3．组合逻辑电路的基本单元是门电路，时序逻辑电路的基本单元是触发器。 4．两个与非门构成的基本RS 触发器的功能有置0 、置1 和保持。电路中不允许两个输入端同时为 0 ，否则将出现逻辑混乱。 5．钟控RS 触发器具有“空翻”现象，且属于电平触发方式的触发器；为抑制“空翻”，人们研制出了边沿触发方式的JK 触发器和D 触发器。 6．JK 触发器具有保持、翻转、置0 和置1 的功能。 7．D 触发器具有置0 和置1 的功能。二、选择题： 1．描述时序逻辑电路功能的两个重要方程式是（ B ）。 A 、状态方程和输出方程 B 、状态方程和驱动方程 C 、驱动方程和特性方程 D 、驱动方程和输出方程 2．由与非门组成的RS 触发器不允许输入的变量组合为（ D ）。 A 、00 B 、 01 C 、 10 D 、 11 3. 双稳态触发器的类型有（ D ） A 、基本RS 触发器； B 、同步RS 触发器； C 、主从式触发器； D 、前三种都有。 4. 存在空翻问题的触发器是（ B ） A 、D 触发器； B 、同步RS 触发器； C 、主从JK 触发器。三、简述题 1、时序逻辑电路和组合逻辑电路的区别有哪些？答：主要区别有两点：时序逻辑电路的基本单元是触发器，组合逻辑电路的基本单元是门电路；时序逻辑电路的输出只与现时输入有关，不具有记忆性，组合逻辑电路的输出不仅和现时输入有关，还和现时状态有关，即具有记忆性。 2、何谓“空翻”现象？抑制“空翻”可采取什么措施？ n n Q Q =+1R S ?

触发器及其应用实验报告 - 图文-

实验报告一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。二、实验原理介绍触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。

基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5

J Q CLK K B Q 图14-2JK触发器的引脚逻辑图其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平

触发器是数字电路中的一种基本单元

第5章触发器 5.1 概述触发器是数字电路中的一种基本单元，它与门电路配合，能构成各种各样的时序逻辑部件，如记数器、寄存器、序列信号发生器等。一个触发器具有如下的特点： ①两个互补的输出端Q和Q；②“O”和“1”两个稳态； ③触发器翻转的特性；④记忆能力。 1．对触发器的基本要求 1）应该具有两个稳定状态——0状态和1状态 2）能够接收、保存和输出信号 2．触发器的现态和次态现态——触发器接收输入信号之前的状态叫做现态，用Q n表示。次态——触发器接收输入信号之后的状态叫做次态，用Q n+1表示。 3．触发器的分类 1）按照电路结构和工作特点分基本触发器、同步触发器、主从触发器和边沿触发器 2）按照（在时钟控制下的）功能分 RS型触发器、D触发器、JK触发器、T触发器和T′触发器4．时序逻辑电路组合逻辑电路的特点是电路的输出仅取决于当时的输入，与电路的历史状态无关。即Z=F(X)。时序逻辑电路的输出状态不仅与该时刻的输入有关，而且还与电路的历史状态有关。由现在的输入状态和现在的输出状态共同决定下一次的输出状态。电路特点 ①输入、输出之间至少有一条反馈路径； ②电路中含有贮存单元。时序电路的一般结构如图。 X为输入变量； Z为输出变量； Q为触发器的输出，称为状态变量。Q n表示现态，Q n+1 表示次态；状态是时序电路的输输C 触发器的状态输出控制输入

一个重要概念。 W 为触发器的输入，也是时序电路的控制变量；CP 为时钟脉冲。 5．描述时序电路逻辑功能的方法 (1)方程式： ①输出方程：Z =F 1 (X ，Q n ) ②驱动方程：W =F 2 (X ，Q n ) ③状态方程：Q n +1= F 3 (W ，Q n ) (2)状态表反映输入、输出、现态、次态之间的关系的表格。 (3)状态图反映时序逻辑电路的状态转换规律及相应输入出取值情况的几何图形。 (4)时序图表示各信号，电路状态等的取值在时间上的对应关系。构成时序逻辑电路常用存储单元是触发器。 5.2 基本RS 触发器 5.2.1 由与非门组成直接置0、置1，是构成各种不同功能触发器的基本单元。用与非门构成的RS 触发器及逻辑符号如图。 1．功能分析触发器的状态指Q 端的状态。 (1)R D =0，S D =1，则触发器置0。在R D 端加一负脉冲（宽度＞2t pd ），电路将可靠地翻转为Q =0状态，并保持下来。 Q =0态，称为“复位状态”。 R D 端称为“复位端”或称直接置0端。 (2)R D =1，S D =0，则触发器置1。在S D 端加一负脉冲（宽度＞2t pd ），电路将可靠地翻转为Q =1状态，并保持下来。 Q =1态，称为“置位状态”。 S D 端称为“置位端”或称直接置1端。 (3)R D =1，S D =1，则触发器保持原来的状态。例如： Q =1，Q 、R D 的全1使Q =0，Q 的0又维持了Q 的1，这是触发器的一个稳态。同理，若Q =0，则触发器将保持另一个稳态—0态。 S Q R Q S Re

触发器的使用实验报告

实验II、触发器及其应用一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器如图1为两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1” 段，因为=0（=1）时触发器被置为“1”；为置“0”端，因为=0（=1）时触发器被置“0”，当==1时状态保持；==0时，触发器状态不定，应避免此种情况发生，表1为基本RS 触发器的状态表。图1、基本RS触发器表1、基本RS触发器功能表输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定基本RS 2、JK触发器

在输入信号为双端的情况下，JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为：=J+ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或者两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0，=1的状态定为触发器“0” 状态；而把=1，=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。表2、JK触发器功能表 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.

实验4 触发器及其应用

实验八触发器及其应用一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 2、JK触发器 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n 图8－2 74LS112双JK触发器引脚排列及逻辑符号

3、D触发器状态方程为Q n+1＝D n 图8－3 为双D 74LS74的引脚排列及逻辑符号。图8－3 74LS74引脚排列及逻辑符号三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、74LS112（或CC4027） 74LS00（或CC4011） 74LS74（或CC4013）四、实验内容 1、测试基本RS触发器的逻辑功能按图8－1，用两个与非门组成基本RS触发器，输入端R、S接逻辑开关的输出插口，输出端 Q、Q接逻辑电平显示输入插口，按表8－7要求测试，记录之。

2、测试双JK触发器74LS112逻辑功能 (1) 测试R D 、S D的复位、置位功能 (2) 测试JK触发器的逻辑功能 (3) 将JK触发器的J、K端连在一起，构成T触发器。在CP端输入1HZ连续脉冲，观察Q端的变化。在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q、Q端波形，注意相位关系，描绘之。表8－8 3、测试双D触发器74LS74的逻辑功能 (1) 测试R D 、S D的复位、置位功能 (2) 测试D触发器的逻辑功能按表8－9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由0→1），记录之。表8－9

触发器实验报告

触发器实验报告集团标准化工作小组 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#

实验报告课程名称：数字电子技术基础实验指导老师：周箭成绩：__________________ 实验名称：集成触发器应用实验类型：同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得实验内容和原理 1、D →J-K 的转换实验设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图：专业：电卓1501 姓名：卢倚平学号：日期：地点：东三404

（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。实验截图：

触发器及其应用

实验二触发器及其应用一、实验目的 1．熟悉触发器的构成及工作原理； 2．掌握触发器的逻辑功能测试方法； 3．掌握触发器之间相互转换方法及实际应用。二、实验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。 1．基本RS触发器图1为由二个与非门交叉藕合构成的基本RS触发器。基本RS触发器具有置"0"、置"1"和"保持"三种功能。通常称为置"1"端，因为 =0时触发器被置"1"；为置"0"端，因为 =0时触发器被置"0"，当 = =1时状态保持。基本RS触发器也可以用二个"或非门"组成，此时为高电平触发器。图1基本RS触发器 2．D触发器 D触发器的状态方程为：Qn+1=D。其状态的更新发生在CP脉冲的边沿，74LS74等均为上升沿触发，故又称之为上升沿触发器的边沿触发器，触发器的状态只取决于时针到来前D端的状态。如下：图2 双D触发器图3 D触发器逻辑符号

三、实验仪器与器件数字电路实验箱示波器信号发生器 74LS00 74LS74 四、实验内容及步骤 1、两个TTL与非门相接构成基本RSFF，按下表的顺序在输入端加信号，观察并记录FF的Q 端的状态，将结果填入表中，并说明在各种输入状态下FF的功能。 2、用D触发器构成一个二分频器，并用示波器记录输入输出波形，参考电路如下图所示。 3、用EWB软件仿真一个由触发器构成的二倍频器，参考电路如下图所示。五、实验结果（要求记录实验结果，并与理论值对比分析）

D触发器及其应用实验报告

实验五D触发器及其应用实验人员：班号：学号：一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计二、实验设备 74LS00 ，74LS74，数字电路实验箱，数字双踪示波器，函数信号发生器三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 74LS74是双D触发器（上升沿触发的边沿D触发器），其管脚图如下：其功能表如下： ○1构成二分频器：用一片74LS74即可构成二分频器。实验电路图如下：

○2构成四分频器：需要用到两片74LS74。实验电路图如下： 2、实现如图所示时序脉冲（用74LS74和74LS00各1片来实现）将欲实现功能列出真值表如下：

Q 1n+1=Q 0n =D 1 Q 0n+1=Q 1n ????=D 0 F ′=Q 1n Q 0n ???? F =F ′?CP 连接电路图如下：四、实验结果 1、用74LS74（1片）构成二分频器、四分频器。示波器显示波形如下： ○ 1二分频器： ○ 2四分频器：

2、实现时序脉冲。示波器显示波形如下：五、故障排除在做“用74LS74（1片）构成二分频器、四分频器”时，连接上示波器后，发现通道二总显示的是类似于电容放电的波形，但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线，便得到了理想的结果。在示波器使用时想要用U盘保存电路波形，不会操作。后来在询问了同学之后才知道只需要按“print”就好。六、心得体会通过此次实验，我更深入地领悟了触发器的原理和用法，还复习了示波器的用法，还学会了如何保存示波器波形。

2021年D触发器及其应用实验报告

实验五D触发器及其应用欧阳光明（2021.03.07）实验人员：班号：学号：一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计二、实验设备 74LS00 ，74LS74，数字电路实验箱，数字双踪示波器，函数信号发生器三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 74LS74是双D触发器（上升沿触发的边沿D触发器），其管脚图如下：其功能表如下： ○1构成二分频器：用一片74LS74即可构成二分频器。实验电路图如下： ○2构成四分频器：需要用到两片74LS74。实验电路图如下： 2、实现如图所示时序脉冲（用74LS74和74LS00各1片来实现）将欲实现功能列出真值表如下： *欧阳光明*创编 2021.03.07

通过观察上面的真值表，可以得出下面的表达式：连接电路图如下：四、实验结果 1、用74LS74（1片）构成二分频器、四分频器。示波器显示波形如下： ○1二分频器： ○2四分频器： 2、实现时序脉冲。示波器显示波形如下：五、故障排除在做“用74LS74（1片）构成二分频器、四分频器”时，连接上示波器后，发现通道二总显示的是类似于电容放电的波形，但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线，便得到了理想的结果。在示波器使用时想要用U盘保存电路波形，不会操作。后来在询问了同学之后才知道只需要按“print”就好。六、心得体会通过此次实验，我更深入地领悟了触发器的原理和用法，还复习了示波器的用法，还学会了如何保存示波器波形。 *欧阳光明*创编 2021.03.07

数字电路实验报告集成触发器及应用

姓名：xxxxxxxxxxxxxxx学号：xxxxxxxxxx . 学院：计算机与电子信息学院专业：计算机类. 班级：xxxxxxxxxxxxxxxxxx时间：2019年10月18 日. 指导教师：xxxxxxxx . 实验名称：集成触发器及应用. 一、实验目的 1、掌握RS、JK、D触发器的基本逻辑功能测试方法； 2、掌握时序电路的设计；二、实验原理触发器是构成时序电路的基本逻辑单元。它具有两个稳定状态，即“0”状态和“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。因此触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。触发器种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。基本RS触发器是各种触发器中最基本的组成部分，它能存贮一位二进制信息，但有一定约束条件。例如用与非门组成的RS触发器的R'、S'不能同时为“0”，否则当R’、S’端的“0”电平同时撤销后，触发器的状态不定。因此只R'=S'=0的情况不允许出现，也就是RS=0约束条件。基本RS触发器的用途之一是作无抖动开关。例如在图4-1所示的电路中，当开关S 接通时，由于机械开关在扳动的过程中，存在接触抖动，使得F点电压从+5V直接跃降到0V一瞬间（几十毫秒），会发生多次电压抖动，相当产生连续多个脉冲信号。如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。

图4-1 这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关S与输入端A 之间接入一个RS触发器（见图4-2所示）,就能使F端产生很清晰的阶跃信号。那么这种带RS触发器的开关通常称为无抖动开关（或称为逻辑开关）。而把有抖动的开关称为数据开关。图4-2 TTL集成触发器主要有三种类型：锁存器、D触发器和JK触发器。锁存器是电位型触发器。由于它存在“空翻”，不能用于计数器和移位寄存器，只能用于信息寄存器。维阻D触发器，克服了“空翻”现象，所以称作维阻型触发器。主从型触发器，虽然克服了“空翻”，但存在一次变化问题，即在CP=1期间，J、K 端若有干扰信号，触发器可能产生误动作，这就降低了它的抗干扰能力，因而使用范围受到一定的限制。边沿触发型JK触发器抗干扰性能较好，故应用广泛。图4-3是集成JK、D触发器的逻辑符号。图中RD为复位输入端，SD为置位输入端，端旁的小圆圈表示低电平驱动。当SD和RD端有加“0”信号驱动时，触发器的状态不受CP及控制输入端所处状态的影响。CP为时钟输入端，在SD=RD=1时，只有在CP 脉冲的作用时才使触发器状态更新。CP端有小圆圈，表示该触发器在CP产脉冲的负沿时翻转。CP端没有小圆圈，表示该触发器在CP脉冲的正沿时翻转。在部分国外的触发器符号中，CP端的小圆圈上加有尖角标志，表示该触发器是负沿触发器的边沿触发器，如图4-3(C)所示。J、D、K为触发器的控制信号输入端，它们是触发器更新状态的数据。若J、K、D有两个或两个以上的输入端时，就将这些端子画成与门的形式，如图4.3(a)、（b）中所示。Q和Q’为两个互补输出端，通常把Q=1，Q’=0的状态，定为触发器的1状态，而把Q=0，Q’=1的状态定为触发器的0状态。

数字电路练习题及答案--施密特触发器

一、简答题： 1、获取矩形脉冲波形的途径有哪两种？（1）一种方法是利用各种形式的多谐振荡器电路直接产生所需要的矩形脉冲。（2）另一种方法是通过各种整形电路把已有的周期性变化波形变换为符合要求的矩形脉冲。其前提条件是，能够找到频率和幅度都符合要求的一种已有的电压信号。 2、施密特触发器在性能上有哪两个重要特点？（1）输入信号从低电平上升的过程中，电路状态转换时对应的输入电平，与输入信号从高电平下降过程中对应的输入转换电平不同。（2）在电路状态转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得很陡。 3、施密特触发器有哪些用途？（1）可以将边沿变化缓慢的信号波形整型为边沿陡峭的矩形波。（2）可以将叠加在矩形脉冲高、低电平上的噪声有效地清除。 4、单稳态触发器的工作特性具有哪些显著特点？（1）它具有稳态和暂稳态两个不同的工作状态。单稳只有一个稳定的状态。这个稳定状态要么是0，要么是1。在没有受到外界触发脉冲作用的情况下，单稳态触发器保持在稳态；（2）在外界触发脉冲作用下，能从稳态翻转到暂稳态，（假设稳态为0，则暂稳态为1）。在暂稳态维持一段时间以后，再自动返回稳态。（3）单稳态触发器在暂稳态维持的时间长短仅仅取决于电路本身的参数，与触发脉冲的宽度和幅度无关。二、计算题：

1、如图所示为一个用CMOS 门电路构成的施密特触发器，已知电源电压为10V ， Ω=k R 101；Ω=k R 202；求其正向阈值电压、负向阈值电压及回差电压。（本题 6分）解：（1）正向阈值电压为：（2分）（2）负向阈值电压为：（2分）（3）回差电压为：（2分）解：（1）正向阈值电压为：V V R R V TH T 5.7210 )20101()1(21=+=+ =+（2分）（2）负向阈值电压为：V V R R V TH T 5.22 10 )20101()1(21=-=- =-（2分）（3）回差电压为：V V V V V V T T T 55.25.7=-=-=?-+（2分） 2、在图示的施密特触发器电路中，若G1和G2为74LS 系列与非门和反相器，它

D触发器的应用

班级：08020903 姓名：罗林学号：2009301953 实验四触发器及其应用一、实验目的： 1）熟悉基本D触发器的功能测试。 2）了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点。3）熟悉触发器的实际应用。二、实验设备: 1）数字电路实验箱 2）函数信号发生器、数字双踪示波器 3）数字万用表 4）74LS00、74LS74 三、实验原理：触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种。 D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态取决于CP的脉冲上升沿到来之前D端的状态，即=D。因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D 端的数据状态变化，不会影响触发器的输出状态。和分别是决定触发器初始状态的直接置0、置1端。当不需要强迫置0、置1时，和端都应置高电平（如接+5V电源）。74LS74，74LS175等均为上升沿触发的边沿触发器。图一为74LS74的引脚图和逻辑图。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。 74LS74引脚图和逻辑图四、实验内容 1.用D触发器构成4分频器

四分频电路图： 2.设计电路实现如下波形五、实验结果四分频实验结果波形： 2.实验结果波形：

555触发器及其应用

实验八 555定时器及其应用一、实验目的 1．熟悉集成555定时器的特性参数和使用方法。 2．掌握使用555定时器组成施密特触发器的方法 3．掌握使用555定时器组成单稳态触发器的方法，定时元件RC对脉冲宽度的影响。 4．掌握使用555定时器组成自激多谐振荡器的方法和定时元件RC对振荡周期和脉冲宽度的影响。二、实验器材 1．数字电路实验箱1台 2．示波器 1 台 3．万用表 1 只 4．集成电路：555定时器 1 只 5．元器件：电阻、电容若干只三、实验原理和电路 1．器件特性 555定时器是一种中规模集成电路，外形为双列直插8脚结构，体积很小，使用起来方便。只要在外部配上几个适当的阻容元件，就可以构成史密特触发器、单稳态触发器及自激多谐振荡器等脉冲信号产生与变换电路。它在波形的产生与变换、测量与控制、定时电路、家用电器、电子玩具、电子乐器等方面有广泛的应用。集成555定时器有双极性型和CMOS型两种产品。一般双极性型产品型号的最后三位数都

120 是555，CMOS 型产品型号的最后四位数都是7555.它们的逻辑功能和外部引线排列完全相同。器件电源电压推荐为4．5～12V ，最大输出电流200mA 以内，并能与TTL 、CMOS 逻辑电平相兼容。其主要参数见表8.1。 555定时器的内部电路框图及逻辑符号和管脚排列分别如图8.1和图8.2所示。引脚功能： V i1（TH ）：高电平触发端，简称高触发端，又称阈值端，标志为TH 。 V i2（TR ）：低电平触发端，简称低触发端，标志为TR 。 V CO ：控制电压端。 V O ：输出端。 Dis ：放电端。 Rd ：复位端。 555定时器内含一个由三个阻值相同的电阻R 组成的分压网络，产生31V CC 和32V CC 两个基准电压；两个电压比较器C 1、C 2；一个由与非门G 1、G 2组成的基本RS 触发器（低电平触发）；放电三极管T 和输出反相缓冲器G 3。 Rd 是复位端，低电平有效。复位后, 基本RS 触发器的Q 端为1（高电平），经反相缓冲器后，输出为0（低电平）。分析图8.1的电路：在555定时器的V CC 端和地之间加上电压，并让V CO 悬空，则比较器C 1的同相输入端接参考电压32V CC ，比较器C 2反相输入端接参考电压31V CC ，为了学习方便，我们规定： . (a) 555的逻辑符号 (b) 555的引脚排列图8.2 555定时器逻辑符号和引脚图8.1 555定时器内部结构 Vi1(TH) Vi2 Vco ..

D触发器的使用

实验3 D触发器及其应用一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计方法。二、实验设备 1、数字电路实验箱； 2、数字双踪示波器； 3、函数信号发生器； 4、集成电路：74LS00； 5、集成电路：74LS74；三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形；简单介绍分析：（1）74LS74：双D触发器（上升沿触发的边沿D触发器） D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态取决于CP脉冲上升沿到来之前D端的状态，即=D。因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。/R D和/S D分别是决定触发器初始状态的置0、置1端。当不需要强迫置0、置1时，/R D和/S D端都应置高电平。74LS74（CC4013）,74LS175（CC4042）等均为上升沿触发的边沿触发器。（2）74LS74引脚图：

（3）二分频器的连接线路原理图：图（3-2）实验步骤如下： a.按照上面的连线原理图（3-2）在实验板上连好线； b.打开电源开关； c.在CP端加入1kHz的连续方波，用示波器观察CP，1Q，2Q各点的波形。（4）四分频器的连接线路原理图：图（3-3）实验步骤如下： a.按照上面的连线原理图（3-3）在实验板上连好线； b.打开电源开关； c.在CP端加入1kHz的连续方波，用示波器观察CP，1Q，2Q各点的波形。 2、实现如图所示时序脉冲（74LS74和74LS00各1片）

触发器及其应用

实验四触发器及其应用一：实验目的 1．掌握基本RS。JK。D和T触发器的逻辑功能 2．掌握集成触发器的逻辑功能及使用方法 3．熟悉触发器之间互相转化的方法二：实验原理：触发器具有两个稳定状态。用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元 1．基本RS触发器图8-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”。置“1”和保持三种功能。通常称为置“1”端，因为=0（=1）时触发器被置“1”；为置“0”端，因为=1（=0）时触发器被置“0”，但==1时状态保持；==0时，触发器状态不稳定，应避免此种情况发生，表9-1为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。表8-1：图8-1 基本RS触发器输入输出 0 1 1 0 1 0 0 1 1 1 0 0 2．JK触发器在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿除法的边沿触发器。引脚功能和逻辑符号如图8-2所示。 JK触发器的状态方程为 J和K是数据输入端是触发器状态更新的依据，若J。K有两个或两个以上输入端时，组成“与”的关系。Q和为两个互补输出端。通常把Q=0，=1的状态顶为触发器“0”状态；而把Q=1，=0定为“1”状态。

16 15 14 13 12 11 10 9 图8-2 74LS112双JK触发器引脚排列及逻辑符号下降沿触发JK触发器的功能表如8-2所示表8-2 输入输出 CP J K 0 1 ××× 1 0 1 0 ×××0 1 0 0 ××× 1 1 ↓0 0 1 1 ↓ 1 0 1 0 1 1 ↓0 1 0 1 1 1 ↓ 1 1 1 1 ↑×× 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变（）—现态（）—次态￠—不定态 JK触发器常被用作缓冲存储器，位移寄存器和计数器 3．D触发器在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为=，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数信号的寄存，位移寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74。四D74LS175，六D74LS174等图8-3为双D74LS74的引脚排列及逻辑符号。功能表如表8-3。图8-3 74LS74引脚排列及逻辑符合

实验四触发器及其应用

实验四触发器及其应用一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1.基本RS触发器图4－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。表4－1

2.JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图4-2所示。 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把 Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。图4－2 74LS112双JK触发器引脚排列及逻辑符号

下降沿触发JK触发器的功能如表4－2 表4－2 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态

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