数字电路答案第三章 2
判断是否存在竞争冒险现象，就是判别表达式中是否存在A
A
F=或A
A
F+
=，判断结论如下：当BCD=011时，表达式中存在A
A
F+
=的情况，电路会出现竞争冒险现象。
当BD=10或ABD=011时，表达式中存在C
C
F+
=的情况，电路会出现竞争冒险现象。
当AC=01=时，表达式中存在D
D
F+
=的情况，电路会出现竞争冒险现象。
习题3.7习题3.7图（a）和（b）电路有无竞争冒险现象？若有，请说明出现冒险的输入条件，并修改设计。画出无冒险的逻辑图。
解：（1）分析习题3.7图（a）所示电路，得到逻辑表达式为：F=)
(B
C
A
B
D
AD+
+
⋅，若输入信号A=B=1，则有F=D
D，因此电路有竞争冒险。
增加冗余项后的逻辑表达式为：F=AB
B
C
A
B
D
AD+
+
+
⋅)
(，修改后的逻辑图如图习题3.7图（c）所示。
（2）分析习题3.7图（b）所示电路，其表达式为：F=)
)(
(B
D
D
A
C
B
A+
+
+。若输入信号ACD=011，则有F=B
B+，电路有竞争冒险。若输入信号BCD=010，则有F=A
A+，电路有竞争冒险。
增加冗余项后的逻辑表达式为：F=D
C
B
CD
A
B
D
D
A
C
B
A+
+
+
+
+)
)(
(，修改后的逻辑图如图习题3.7图（d）所示。
习题3.8 试设计一个无冒险的电路，其工作条件是：当输入4位码为∑)
15
,
14
,
13
,5,4
,2
,0(
m时显示绿灯，输入其余码时显示红灯。
解：（1）根据题意设4位码ABCD为输入变量，设绿灯和红灯分别为输出变量F1、F2，输出取值为1表示灯亮，否则灯不亮。
（2）由于题目要求比较明确，可以直接作函数卡诺图，化简函数，得到最简与或式，如习题3.8图（a）所示。为了使电路无冒险，应考虑增加冗余项，如习题3.8图（b）所示，求得无冒险的与或式。又由于输出变量F1和F2互为反函数，因此只求一个输出函数的表达式即可。
习题3.8图1 2
（c）
ABD D C A ABC D C B C B A D B A F +++++=1， 12F F = （4）由逻辑表达式画出逻辑图如习题3.8图（b ）所示。
习题3.9 按习题3.2已知条件完成下列要求： （1）试用最少的与非门设计此电路。
（2）检查电路是否存在竞争冒险？若存在，则讨论在什么时刻可能出现冒险现象。 （3）用增加冗余项的办法来消除冒险现象。
解：参考习题3.2的解题过程，分析卡诺图如习题3.2图（a ）所示，所求函数是最简与或式，且无竞争冒险。
习题3.10 用VHDL 硬件描述语言设计一个10输入的优先编码器。
解：优先编码器的文件名为xiti3_10.vhd ，输入信号定义为ina （9）～ina （0），且为高有效，ina （9）的优先级别最高，ina （0）的优先级别最低；输出信号定义为outy （3）～outy （0），且为高有效编码输出。
LIBRARY IEEE;
USE IEEE.std_logic_1164.all; ENTITY xiti3_10 IS
PORT (ina: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
outy: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
END xiti3_10;
ARCHITECTURE rtl OF xiti3_10 IS BEGIN
PROCESS(ina) BEGIN
IF(ina(9)='1')THEN outy<="1001";
ELSIF(ina(8)='1')THEN outy<="1000";
ELSIF(ina(7)='1')THEN outy<="0111";
ELSIF(ina(6)='1')THEN outy<="0110"; ELSIF(ina(5)='1')THEN outy<="0101"; ELSIF(ina(4)='1')THEN outy<="0100"; ELSIF(ina(3)='1')THEN outy<="0011"; ELSIF(ina(2)='1')THEN outy<="0010"; ELSIF(ina(1)='1')THEN outy<="0001"; ELSE
outy<="0000"; END IF; END PROCESS; END rtl;
习题3.11 用VHDL 行为描述语言设计一个3线—8线译码器。
解：3-8线译码器的文件名为xiti3_11.vhd ，输入信号定义为inp （2）～inp （0）；输出信号定义为outp （7）～outp （0），高有效输出。
LIBRARY IEEE;
USE IEEE.std_logic_1164.all; USE IEEE.std_logic_unsigned.all; ENTITY xiti3_11 IS
PORT (inp:in std_logic_vector(2 downto 0);
outp:out bit_vector(7 downto 0));
END xiti3_11;
ARCHITECTURE behave OF xiti3_11 IS BEGIN
outp(0)<='1' WHEN inp="000" ELSE '0'; outp(1)<='1' WHEN inp="001" ELSE '0'; outp(2)<='1' WHEN inp="010" ELSE '0'; outp(3)<='1' WHEN inp="011" ELSE '0'; outp(4)<='1' WHEN inp="100" ELSE '0'; outp(5)<='1' WHEN inp="101" ELSE '0'; outp(6)<='1' WHEN inp="110" ELSE '0'; outp(7)<='1' WHEN inp="111" ELSE '0'; END behave;
习题3.12 设计一个译码显示电路。显示器为共阳极七段LED 字形显示器，显示译码器的输入G 4G 3G 2G 1为循环码。
（1）设计循环码显示译码器，写出输出函数a ，b ，c …g 的表达式。
（2）按共阳极显示器的要求，显示译码器输出a ，b ，c …g 和显示器相连时应取的逻辑电平是什么？
（3）画出显示译码器和显示器的接线图。 解：（1）译码器的输入为G 4G 3G 2G 1，输出为a ，b ，c …g ，根据设计要求得到真值表如表习题3.12表所示。
化简得到输出逻辑表达式为：
1
23013012302312012301230131230230
12301230230230
123023123123013023123012013G G G G G G g G G G G G G G G G f G G G G G G G G G G G G G G G G G e G G G G G G G G G G G G G G d G G G G G G G G G G c G G G G G G G G G b G G G G G G G G G a +=++=++++=+++=++=++=++=
（2）如果是共阳极显示器，显示译码器输出a ，b ，c …g 应为低电平有效，且与显示器的阴极
相连。
（3）显示译码器的逻辑电路图按逻辑表达式a、b、c、d、e、f、g连接，连接图略。
习题3.13 用VHDL描述语言设计一个BCD码显示译码器，并且显示发光管是共阳极。
解：
l LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_unsigned.all;
ENTITY xiti3_13 IS
PORT(inp:in std_logic_vector(3 downto 0); --inp是输入码
a,b,c,d,e,f,g:out std_logic); -- a,b,c,d,e,f,g是低有效输出
END xiti3_13;
ARCHITECTURE beh OF xiti3_13 IS
BEGIN
PROCESS(inp)
VARIABLE temout :std_logic_vector(0 to 6);
BEGIN
CASE inp IS
WHEN "0000"=> temout:= "0000001";
WHEN "0001"=> temout:= "1001111";
WHEN "0011"=> temout:= "0010010";
WHEN "0010"=> temout:= "0000110";
WHEN "0110"=> temout:= "1001100";
WHEN "0111"=> temout:= "0100100";
WHEN "0101"=> temout:= "1100000";
WHEN "0100"=> temout:= "0001111";
WHEN "1100"=> temout:= "0000000";
WHEN "1101"=> temout:= "0001100";
WHEN "1111"=> temout:= "0000100";
WHEN "1110"=> temout:= "1100000";
WHEN "1010"=> temout:= "1110010";
WHEN "1011"=> temout:= "1000010";
WHEN "1001"=> temout:= "0110000";
WHEN "1000"=> temout:= "0111000";
WHEN others =>temout:= "1111111";
END CASE;
a<=temout(0);
b<=temout(1);
c<=temout(2);
d<=temout(3);
e<=temout(4);
f<=temout(5);
g<=temout(6);
END PROCESS;
END beh;
习题3.14 试设计一个将8421BCD码转换成余3码的电路。
（1）用与非门实现。
（2）用或非门实现。
（3）用译码器74LS138实现。
（4）用数据选择器74LS153实现。
解：（1）用与非门实现
设输入变量为A3A2A1A0，输出变量为B3B2B1B0。根据设计要求，列写真值表如习题3.14表所示。用卡诺图化简后得到与或表达式，经过方程变换得到与非-与非式，用与非门实现的逻辑图略。求解过程如下：
00101010111202012120201221
2023120233A B A A A A A A A A B A A A A A A A A A A A A A A B A A A A A A A A A A B =⋅=+=⋅⋅=++=⋅⋅=++=
（2）用或非门实现 利用卡诺图包围0，求函数的最简或与式，再变换为或非表达式，画出用或非门实现的逻辑图略。
01001100110312020123031202012322
3012230123))(())()()(())((A B A A A A A A A A B A A A A A A A A A A A A A A A A A A A A B A A A A A A A A A A B =+++=++=+++++++++=++++++=++++=+++=
（3）用译码器74LS138实现
由于设计函数是四变量函数，根据译码器实现逻辑函数的基本原理，首先用两片74LS138扩展为4-16线译码器，低有效输出。由习题3.14表真值表列写函数的最小项表达式，附加与非门，画出逻辑图如习题图3.14（a ）所示。
∑∑∑∑====)
8,6,4,2,0()8,7,4,3,0()
9,4,3,2,1()9,8,7,6,5(0
123m B m B m B m B
（4）用数据选择器74LS153实现
74LS153是双4选1数据选择器，分析解题（1）中的最简与或式，利用对照法，用一片74LS153 实现函数B 1和B 0；再选择一片74LS153连接成8选1数据选择器，利用对照法，确定数据选择器的连接，实现函数B 3；参考以上求解方法，实现函数B 2。
74LS153数据选择器输出：
13011201110110011D A A D A A D A A D A A F +++=
23012201210120012D A A D A A D A A D A A F +++= 函数B 1和B 0逻辑式为：
001011A B A A A A B =+=
利用对照法，令D 10=1，D 11=0，D 12=0，D 13=1，则F 1=B 1；令D 20=1，D 21=0，D 22=1，D 23=0，则F 2=B 0。
74LS153连接成8选1数据选择器的输出：
7
0126012501240123012201210120012D A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A F
+++++++= 74LS153的扩展电路如图习题3.14（b ）所示。
变换函数B 3和B 2的逻辑式：
（a ）
A A A
A 30
1
2
3
A 0 （b ）
F
A A 1
习题3.14图
（c ）
0 A A A B 3
A A 2A 0
B 2
120120120121
2020122012012012012301230123012301230
1201201231
20233 A A A A A A A A A A A A A A A A A A A B A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A A B +++=++=+++++++=+++=++= 利用对照法，令D 0= D 1= D 2= D 3= D 4=A 3，D 5=D 6=D 7=1，则F =B 3。
选择另一8选1数据选择器，利用对照法，令D 0= D 5=D 6=D 7=0，D 1= D 2= D 3= D 4=1，，则F =B 2。 用74LS153数据选择器实现的电路如习题图3.14（c ）所示。
习题3.15 试用两片双4选1数据选择器74LS153和3线-8线译码器74LS138接成16选1的数据选择器。
解：4选1数据选择器只有两条地址线A 1～A 0，4条数据通道D 3～D 0；16选1数据选择器需要四条地址线A 3～A 0，16条数据通道D 15～D 0。需要4个4选1数据选择器才能构成1个16选1数据选择器。
将低位地址线A 1、A 0与4个4选1数据选择器的地址线相连，4个数据选择器的地址相同，并不意味着一起工作，因为每个数据选择器的选通端不同。
将高位地址线A 3、A 2分别与3-8译码器74LS138的低端输入相连，74LS138的高端输入接地，译码器的输出端30Y Y ～分别与4个4选1数据选择器的选通端S 连接。这样连接的结果，当高位地址线A 3、A 2有某种取值时，只有一个4选1数据选择器工作，具体分析如习题3.15表所示。
从4个4选1数据选择器的输出端引出16条数据通道。
连接后的电路功能如习题3.15表所示。电路如习题3.15图所示。
习题3.16 设计一个代码转换电路，输入为4位二进制代码，输出为4位循环码。可以采用各
习题3.15图
F
A A
种逻辑功能的门电路来实现。
解：（1）根据题意定义输入变量为A 3A 2A 1A 0，输出变量B 3B 2B 1B 0。
（2）根据题目对输入、输出变量提出的要求，列写真值表如习题3.16表所示。
1012123233A A B A A B A A B A B ⊕=⊕=⊕==
（4）由逻辑表达式画出用异或门实现的 逻辑图如习题3.16图所示。
习题3.17 分别用4选1集成电路74153和 8选1集成电路74151实现下列函数。
（1）∑=)7,6,4,3,1(),,(m C B A F ； （2）∑=)7,6,5,4,2,0(),,(m C B A F ；
（3）∑=)13,12,11,9,8,6,5,3,1,0(),,,(m D C B A F ；
（4）∑∑+=)15,11,9()14,13,10,5,3,1,0(),,,(d m D C B A F 。
解：题目给出的函数最多为4变量函数，而4选1数据选择器适于实现3变量以下的逻辑函数，若需实现4变量函数，可以采用先扩展，再实现函数的方法。8选1数据选择器适于实现4变量以下的逻辑函数。
4选1数据选择器74153函数式为：
13011201110110011D A A D A A D A A D A A F +++=
4选1数据选择器74153扩展为8选1数据选择器以及8选1数据选择器74151函数式为：7
0126012501240123012201210120012D A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A F +++++++=（1）实现函数ABC C AB C B A BC A C B A m C B A F ++⋅++⋅==
∑)7,6,4,3,1(),,(
用4选1数据选择器74153实现设计，对照74153函数式以及设计函数式，令A 1=A ，A 0=B ，D 0=
习题3.16图
A A A 1
2
B 3
A
D 1=C ，C D =2，D 3=1，电路如习题图3.17（a ）所示。
用8选1数据选择器74151实现设计，用对照法，令A 2=A ，A 1=B ，A 0=C ，D 1= D 3= D 4= D 6= D 7=1， D 0= D 2= D 5=0，电路如习题图3.17（b ）所示。
（2）实现函数ABC C AB C B A C B A C B A C B A m C B A F +++⋅++⋅⋅==
∑)7,6,5,4,2,0(),,(
用4选1数据选择器74153实现设计，令A 1=A ，A 0=B ，C D D ==10，D 2= D 3=1，电路如习题图3.17（c ）所示。
用8选1数据选择器74151实现设计，令A 2=A ，A 1=B ，A 0=C ，D 0= D 2= D 4= D 5= D 6=D 7=1，D 1=D 3=0，
习题3.17图 （f ）
F （e ） A (A 2 D （h ） F （g ） A (A 2 D （b ） B A C F （a ） （d ） （c ） B A C F
电路如习题图3.17（d ）所示。
（3）实现函数
∑=)13,12,11,9,8,6,5,3,1,0(),,,(m D C B A F
D C AB D C AB CD B A D C B A D C B A D BC A D C B A CD B A D C B A D C B A +++++++++=
C AB C
D B A C B A D BC A D C B A CD B A C B A ++++++=
首先将4选1数据选择器74153，扩展为8选1数据选择器，令A 2=A ，A 1=B ，A 0=C ，D 0= D 4= D 6=1，D 1= D 2= D 5= D ，D D =3，D 7=0，电路如习题图3.17（e ）所示。
用8选1数据选择器74151的连接方式与习题图3.17（e ）所示完全相同，A 2=A ，A 1=B ，A 0=C ，D 0= D 4= D 6=1，D 1= D 2= D 5= D ，D D =3，D 7=0，电路如习题图3.17（f ）所示。 （4）实现函数
∑∑+=)15,11,9()14,13,10,5,3,1,0(),,,(d m D C B A F
ABC
D C AB C B A D C B A CD B A C B A ABCD CD B A D ABC D C AB D C B A D C B A CD B A D C B A D C B A +++++=++++++++=)(
参考（3）的设计过程，令A 2=A ，A 1=B ，A 0=C ，D 0= D 5= D 7=1，D 1= D 2= D 6= D ， D 3= D 4=0，用74153和74151实现的电路如习题图3.17（g ）和（h ）所示。
习题3.18 组合电路的逻辑框图如习题图3.18所示。试分析输出F 3F 2F 1F 0与B 3B 2B 1B 0的关系。
解：图中使用的是8选1数据选择器，其函数表达式为：
7
0126012501240123012201210120012D A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A F +++++++=图中的地址信号连接如下：001122,,B A B A B A ===。
左侧数据选择器的数据连接方式：D 0=B 0，D 1= D 2= D 3=1，D 4=0B ，D 5= D 6=D 7=0，将地址和数据连接方式代入数据选择器的函数表达式，则求出F 3函数式。同样道理，可以求出F 1函数式。输出F 3F 2F 1F 0与B 3B 2B 1B 0的函数式如下：
00B F =
011B B F ⊕=
01231230123012312301232B B B B B B B B B F +++++= 012312312312301233B B B B B B B B B B B B B B B B B F ++++=
根据函数式列写真值表如习题3.18表所示。
习题3.18图
B 1 F 0
3个输入逻辑变量A、B、C 和1个工作状态控制变量M。当M=0时电路实现“意见一致”功能（A、B、C状态一致时输出为1，否则输出为0），而M=1时电路实现“多数表决”功能，即输出与A、B、C中多数的状态一致。
解：（1）根据题意设输入变量为MABC，设输出变量F。
（2）根据题目对输入、输出变量提出的要求，列写真值表如习题3.19表所示。
由真值表，求得函数表达式：
ABCM
M
C
AB
CM
B
A
BCM
A
M
ABC
M
C
B
A
F+
+
+
+
+
=
8选1数据选择器函数表达式为：
7
1
2
6
1
2
5
1
2
4
1
2
3
1
2
2
1
2
1
1
2
1
2D
A
A
A
D
A
A
A
D
A
A
A
D
A
A
A
D
A
A
A
D
A
A
A
D
A
A
A
D
A
A
A
F+
+
+
+
+
+
+
=
对照上述两表达式，令A2=A，A1=B，A0=C，M
D=
，D4= D5= D6=M，D7=1，D1= D2= D3=0。
（3）由逻辑表达式画出逻辑图如习题3.19图所示。
习题3.20 用若干个4位比较器7485，连接成一个12位数码比较器。
解：数值比较器的扩展有两种连接方式：串联方式和并联方式。采用串联方式需要用3片7485
习题3.19图
F
M
芯片，电路如习题3.20图（a ）所示，采用并联方式需要用4片7485芯片，电路如习题3.20图（b ）所示，前者的工作速度比后者慢。
习题3.21 若使用4位数值比较器组成10位数值比较器，需要用几片？各片之间应如何连接？ 解：采用串联方式需要用3片7485芯片，采用并联方式需要用4片7485芯片，电路图略。 习题3.22 设A 、B 、C 为三个互不相等的4位二进制数。试用4位数值比较器和2选1选择器，设计一个能在三个数中选出最小数的逻辑电路。
解：设三个数A 、B 、C 分别用a 3a 2a 1a 0、b 3b 2b 1b 0和c 3c 2c 1c 0表示。任取其中两个数如A 、B 送入数值比较器进行比较。由于A 、B 不等，因此A 与B 的大小比较结果可由比较器的输出端A B 。
将比较器的A
同理，再用一个数值比较器进行A 、B 数中的大数与第三个数C 的比较，再通过4个2选1数据选择器选出其中较大的数，即三个数中最大的数输出。电路图如习题3.22图所示。
习题3.23 试用四位二进制加法器74283构成可控的加法、减法器（可附加少量门）。 解：（1）根据题意，定义两个四位二进制数为输入变量A 3A 2A 1A 0、B 3B 2B 1B 0、控制端M ；设输出变量为C 3C 2C 1C 0。
（2）根据题目对输入、输出变量提出的要求，分析如下：
M =0时，实现加法功能，因此有（A 3A 2A 1A 0）+（B 3B 2B 1B 0）= C 3C 2C 1C 0；
M =1时，实现减法功能，若用加法器实现减法运算，减数求补即可，因此有（A 3A 2A 1A 0）+
(a)
A A A A
B B B B F A >B F A =B F A 习题3.20图 A > B A =B A （0123B B B B ）+1= C 3C 2C 1C 0； 综合上述分析，A 3A 2A 1A 0为被加数，M 分别与B 3B 2B 1B 0进行异或运算后作为加数， M 同时作为加法器的进位输入，即可用加 法器实现可控的加、减法运算。 （3）画出加法器实现可控加、减法运 算逻辑图如习题3.23图所示。 习题3.24 设计一个电路，可以把带符 号的二进制数（包括符号在内共8位）变换 成该数的补码。可供选择的集成电路为四位 二进制加法器和其他门电路（数量不限）。 解：（1）根据题意，定义8位带符号的二进制数为输入变量A 7A 6A 5A 4A 3A 2A 1A 0，设输出变量为输入二进制数的补码C 7C 6C 5C 4C 3C 2C 1C 0。 （2）根据题目对输入、输出变量提出的要求，分析如下： 符号位A 7=0时，表明该数为正数，因此有C 7=0，C 6C 5C 4C 3C 2C 1C 0= A 6A 5A 4A 3A 2A 1A 0； 符号位A 7=1时，表明该数为负数，因此有C 7=1，A 6A 5A 4A 3A 2A 1A 0各位求反，加1后送给输出C 6C 5C 4C 3C 2C 1C 0。 综合上述分析，符号位直接输出C 7=A 7，符号位A 7分别与A 6A 5A 4A 3A 2A 1A 0进行异或运算后作为被加数，加法器被加数的最高位为0；符号位A 7同时作为加法器的进位输入信号CI ；加数B 7B 6B 5B 4B 3B 2B 1B 0接0；加法器的输出则为补码输出。 （3）首先将4位二进制加法器扩展为8位二进制加法器，再依据上述分析，画出加法器实现求补运算逻辑图如习题3.24图所示。 习题3.25 设X 、Y 均为四位二进制数，它们分别是一个逻辑电路的输入与输出，当0≤X ≤4时，Y =X +1；当5≤X ≤9时，Y =X －1，且X 不大于9。试用与非门实现该电路。 解：（1）根据题意定义输入变量为X 3X 2X 1X 0，输出变量为Y 3Y 2Y 1Y 0。 习题3.22图 Y 0 Y 1 Y 2 Y 3 A 0 A 1 A 2 A 3 =1 Σ 0 3 A 3 B CI 0 3 Σ CO C 0 C 1 C 2 C 3 B 3 B 0 B 1 B 2 M 习题3.23图 =1 =1 =1 （2）根据题目对输入、输出变量提出的要求，列写真值表如习题3.25表所示。 （3）由真值表，作函数卡诺图，化简函数，得到简化后的函数表达式： 033X X Y = 011322X X X X X Y ++= 0120301201231X X X X X X X X X X X X Y +++= 00X Y = （4）由逻辑表达式画出用与非门实现的逻辑图如习题3.25图所示。 习题3.26 一位全加器的电路如习题3.26图所示。 （1）写出一个延时为5ns 的与非门VHDL 程序； （2）写出用与非门构成1位全加器的VHDL 结构描述模块； （3）用一位全加器作为元件设计8位全加器。 解：（1）延时为5ns 的与非门VHDL 程序。 ENTITY xiti26_1 IS PORT(a,b:IN BIT; y:OUT BIT); END xiti26_1; ARCHITECTURE aa OF xiti26_1 IS BEGIN PROCESS(a,b) BEGIN y <= NOT (a AND b ) AFTER 5 ns; --延时5ns END PROCESS; A A A A C 7 A 习题3.24图 4 5 6 END aa; （2）用与非门构成1位全加器的VHDL 结构描述模块。 ENTITY xiti26_2 IS PORT(x,y,cin:IN BIT; sum,cout:OUT BIT); END xiti26_2; ARCHITECTURE stru OF xiti26_2 IS SIGNAL temp:BIT_VECTOR(7 DOWNTO 1); COMPONENT xiti26_1 PORT(a,b:IN BIT; y:OUT BIT); END COMPONENT; BEGIN U1: xiti26_1 PORT MAP(x,y,temp(1)); U2: xiti26_1 PORT MAP(x,temp(1),temp(2)); U3: xiti26_1 PORT MAP(y,temp(1),temp(3)); U4: xiti26_1 PORT MAP(temp(2),temp(3),temp(4)); U5: xiti26_1 PORT MAP(cin,temp(4),temp(5)); U6: xiti26_1 PORT MAP(cin,temp(5),temp(6)); U7: xiti26_1 PORT MAP(temp(4),temp(5),temp(7)); U8: xiti26_1 PORT MAP(temp(5),temp(1),cout); U9: xiti26_1 PORT MAP(temp(6),temp(7),sum); END stru; （3）用一位全加器作为元件设计8位全加器的VHDL 程序。 ENTITY xiti26_3 IS PORT(x,y:IN BIT_VECTOR(7 DOWNTO 0); cin:IN BIT; sum:OUT BIT_VECTOR(7 DOWNTO 0);cout:OUT BIT); END xiti26_3; ARCHITECTURE stru OF xiti26_3 IS SIGNAL temp:BIT_VECTOR(6 DOWNTO 0); COMPONENT xiti26_2 PORT(x,y,cin:IN BIT; sum,cout:OUT BIT); END COMPONENT; BEGIN U0: xiti26_2 PORT MAP(x(0),y(0),cin,sum(0),temp(0)); U1: xiti26_2 PORT MAP(x(1),y(1),temp(0),sum(1),temp(1)); U2: xiti26_2 PORT MAP(x(2),y(2),temp(1),sum(2),temp(2)); U3: xiti26_2 PORT MAP(x(3),y(3),temp(2),sum(3),temp(3)); U4: xiti26_2 PORT MAP(x(4),y(4),temp(3),sum(4),temp(4)); U5: xiti26_2 PORT MAP(x(5),y(5),temp(4),sum(5),temp(5)); U6: xiti26_2 PORT MAP(x(6),y(6),temp(5),sum(6),temp(6)); U7: xiti26_2 PORT MAP(x(7),y(7),temp(6),sum(7),cout); END stru; 习题3.25图 0 1 3 2 X X X X X X 习题3.26图 x cout y cin 第三章集成逻辑门电路 一、选择题 1. 三态门输出高阻状态时，（）是正确的说法。 A.用电压表测量指针不动 B.相当于悬空 C.电压不高不低 D.测量电阻指针不动 2. 以下电路中可以实现“线与”功能的有（）。 A.与非门 B.三态输出门 C.集电极开路门 D.漏极开路门 3．以下电路中常用于总线应用的有（）。 A.TSL门 B.OC门 C. 漏极开路门 D.CMOS与非门 4．逻辑表达式Y=AB可以用（）实现。 A.正或门 B.正非门 C.正与门 D.负或门 5．TTL电路在正逻辑系统中，以下各种输入中（）相当于输入逻辑“1”。 A.悬空 B.通过电阻2.7kΩ接电源 C.通过电阻2.7kΩ接地 D.通过电阻510Ω接地 6．对于TTL与非门闲置输入端的处理，可以（）。 A.接电源 B.通过电阻3kΩ接电源 C.接地 D.与有用输入端并联 7．要使TTL与非门工作在转折区，可使输入端对地外接电阻RI（）。 A.＞RON B.＜ROFF C.ROFF＜RI＜RON D.＞ROFF 8．三极管作为开关使用时，要提高开关速度，可( )。 A.降低饱和深度 B.增加饱和深度 C.采用有源泄放回路 D.采用抗饱和三极管 9．CMOS数字集成电路与TTL数字集成电路相比突出的优点是（）。 A.微功耗 B.高速度 C.高抗干扰能力 D.电源范围宽 10．与CT4000系列相对应的国际通用标准型号为（）。 A.CT74S肖特基系列 B. CT74LS低功耗肖特基系列 C.CT74L低功耗系列 D. CT74H高速系列 11．电路如图（a），（b）所示，设开关闭合为1、断开为0；灯亮为1、灯灭为0。F 对开关A、B、C的逻辑函数表达式（）。 章组合逻辑电路 第一节重点与难点 一、重点: 1.组合电路的基本概念 组合电路的信号特点、电路结构特点以及逻辑功能特点。 2.组合电路的分析与设计 组合电路分析是根据已知逻辑图说明电路实现的逻辑功能。 组合电路设计是根据给定设计要求及选用的器件进行设计，画出逻辑图。如果选用小规模集成 电路SSI，设计方法比较规范且容易理解，用SSI设计是读者应掌握的最基本设计方法。由于设计 电路由门电路组成，所以使用门的数量较多，集成度低。 若用中规模集成电路MSI进行设计，没有固定的规则，方法较灵活。 无论是用SSI或MSI设计电路，关键是将实际的设计要求转换为一个逻辑问题, 的要求 即将文字描述变成一个逻辑函数表达式。 3.常用中规模集成电路的应用 常用中规模集成电路有加法器、比较器、编码器、译码器、数据选择器和数据分配器等，重要的是 理解外部引脚功能，能在电路设计时灵活应用。 4.竞争冒险现象 竞争冒险现象的产生原因、判断是否存在竞争冒险现象以及如何消除。 二、难点: 1.组合电路设计 无论是用SSI还是用MSI设计电路，首先碰到的是如何将设计要求转换为逻辑问题, 的真值表，这一步既是重点又是难点。总结解决这一难点的方法如下: (1)分析设计问题的因果关系，分别确定输入变量、输出变量的个数及其名称。 (2)定义逻辑变量0、1信号的含义。无论输入变量、输出变量均有两个状态 状态代表的含义由设计者自己定义。 (3)再根据设计问题的因果关系以及变量定义，列出真值表。 2.常用组合电路模块的灵活应用 同样的设计要求，用MSI设计完成后，所得的逻辑电路不仅与所选芯片有关，而且还与设计者对芯片的理解及灵活应用能力有关。读者可在下面的例题和习题中体会。 3.硬件描述语言VHDL的应用 VHDL的应用非常灵活，同一个电路问题可以有不同的描述方法，初学者可以先仔细阅读已有的程序实例，再自行设计。 三、考核题型与考核重点 1.概念与简答 题型1为填空、判断和选择; 题型2为叙述基本概念与特点。 建议分配的分数为3〜6分。 2.综合分析与设计 题型1为根据已知电路分析逻辑功能; 题型2为根据给定的逻辑问题，设计出满足要求的逻辑电路。 建议分配的分数为6〜12分。得到明确 0、1，这两个 《数字电路与逻辑设计》作业 教材：《数字电子技术基础》 （高等教育出版社，第2版，2012年第7次印刷） 第一章： 自测题： 一、 1、小规模集成电路，中规模集成电路，大规模集成电路，超大规模集成电路 5、各位权系数之和，179 9、01100101，01100101，01100110； 11100101，10011010，10011011 二、 1、× 8、√ 10、× 三、 1、A 4、B 练习题： 、解： (1) 十六进制转二进制： 4 5 C 0100 0101 1100 二进制转八进制：010 001 011 100 2 1 3 4 十六进制转十进制：(45C)16=4*162+5*161+12*160=(1116)10 (2) 十六进制转二进制： 6 D E . C 8 0110 1101 1110 . 1100 1000 二进制转八进制：011 011 011 110 . 110 010 000 3 3 3 6 . 6 2 十六进制转十进制：()16=6*162+13*161+14*160+13*16-1+8*16-2=()10 所以：()16=()2=()8=()10 (3) 十六进制转二进制：8 F E . F D 1000 1111 1110. 1111 1101二进制转八进制：100 011 111 110 . 111 111 010 4 3 7 6 . 7 7 2 十六进制转十进制： (8FE.FD)16=8*162+15*161+14*160+15*16-1+13*16-2=(2302.98828125)10 (4) 十六进制转二进制：7 9 E . F D 0111 1001 1110 . 1111 1101二进制转八进制：011 110 011 110 . 111 111 010 3 6 3 6 . 7 7 2 十六进制转十进制： (79E.FD)16=7*162+9*161+14*160+15*16-1+13*16-2=(1950. 98828125)10 所以：()16.11111101)2=(363)8=(1950.98828125)10 、解： (74)10 =(0111 0100)8421BCD=(1010 0111)余3BCD (45.36)10 =(0100 0101.0011 0110)8421BCD=(0111 1000.0110 1001 )余3BCD (136.45)10 =(0001 0011 0110.0100 0101)8421BCD=(0100 0110 1001.0111 1000 )余3BCD (374.51)10 =(0011 0111 0100.0101 0001)8421BCD=(0110 1010 0111.1000 0100)余3BCD 、解 （1）(+35)=(0 100011)原= (0 100011)补 （2）(+56 )=(0 111000)原= (0 111000)补 （3）(-26)=(1 11010)原= (1 11101)补 （4）(-67)=(1 1000011)原= (1 1000110)补 第五章习题 5-1 图题5-1所示为由或非门组成的基本R-S 锁存器。试分析该电路，即写出它的 状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，并画出它的逻辑符号，说明S 、R 是高有效还是低有效。 解：状态转换表： 状态转换驱动表 5-2 试写出主从式R-S 触发器的状态转换表、状态转换方程、状态图、驱动转换表 和驱动方程，注意约束条件。 解：与R-S 锁存器类似，但翻转时刻不同。 5-3 试画出图5.3.1所示D 型锁存器的时序图。 解：G=0时保持，G=1时Q=D 。 图题5-1 或非门组成的基本R-S 锁存器 S R 状态转换方程： Q n+1Q n+1=S+RQ n 状态转换图： S =Q n+1 R=Q n+1 状态转换驱动方程： 逻辑符号： 输入高有效 G D Q 图题5-3 D 型锁存器的时序图 5-11试用驱动表法完成下列触发器功能转换： JK→D, D→T, T→D, JK→T, JK→T’, D→T’。 解：略。 5-12用一个T触发器和一个2-1多路选择器构成一个JK触发器。 解：T=JQ+KQ 方法描述D 5-5 5-6试描述主从式 画出逻辑符号。 5-7试描述JK、D 5-8试分析图 5-9试分析图5.7.1 5-10试用状态方程法完成下列触发器功能转换： JK→D, D→T, T→D, JK→T, JK→T’, D→T’。 解：JK→D：Q n+1=JQ+KQ，D：Q n+1=D=DQ+DQ。 令两个状态方程相等：D=DQ+DQ =JQ+KQ。 对比Q、Q的系数有：J=D，K=D 逻辑图略。 也可用Q作为选择输入。 5-13试用一个D触发器、一个2-1多路选择器和一个反相器构成一个JK触发器。解：D=JQ+KQ，用Q或Q做选择输入即可。参见5-12。 CHAPTER 3 P3.1. The general approach for the first two parameters is to figure out which variables should remain constant, so that when you have two currents, you can divide them, and every variable but the ones you want to calculate remain. In this case, since the long-channel transistor is in saturation for all values of V GS and V DS , only one equation needs to be considered: ()()2 112DS N OX GS T DS W I C V V V L μλ= -+ For the last two parameters, now that you have enough values, you can just choose one set of numbers to compute their final values. a. The threshold voltage, V T0, can be found by choosing two sets of numbers with the same V DS ’s but with different V GS ’s. In this case, the first two values in the table can be used. ()()()()()()2 11122 222 2 01022001121121.2 1.210000.8280 0.8DS N OX GS T DS DS N OX GS T DS T DS T DS T T W I C V V V L W I C V V V L V I V I V V μλμλ=-+=-+-??-=== ?--?? 00.35V T V ∴= b. The channel modulation parameter, λ, can be found by choosing two sets of numbers with the same V GS ’s but with different V DS ’s. In this case, the second and third values in the table can be used. ()()221 1.2250 10.8247 DS DS I I λλ+==+ -10.04V λ∴= c. The electron mobility, μn , can now be calculated by looking at any of the first three sets of numbers, but first, let’s calculate C OX . 判断是否存在竞争冒险现象，就是判别表达式中是否存在A A F=或A A F+ =，判断结论如下：当BCD=011时，表达式中存在A A F+ =的情况，电路会出现竞争冒险现象。 当BD=10或ABD=011时，表达式中存在C C F+ =的情况，电路会出现竞争冒险现象。 当AC=01=时，表达式中存在D D F+ =的情况，电路会出现竞争冒险现象。 习题3.7习题3.7图（a）和（b）电路有无竞争冒险现象？若有，请说明出现冒险的输入条件，并修改设计。画出无冒险的逻辑图。 解：（1）分析习题3.7图（a）所示电路，得到逻辑表达式为：F=) (B C A B D AD+ + ⋅，若输入信号A=B=1，则有F=D D，因此电路有竞争冒险。 增加冗余项后的逻辑表达式为：F=AB B C A B D AD+ + + ⋅) (，修改后的逻辑图如图习题3.7图（c）所示。 （2）分析习题3.7图（b）所示电路，其表达式为：F=) )( (B D D A C B A+ + +。若输入信号ACD=011，则有F=B B+，电路有竞争冒险。若输入信号BCD=010，则有F=A A+，电路有竞争冒险。 增加冗余项后的逻辑表达式为：F=D C B CD A B D D A C B A+ + + + +) )( (，修改后的逻辑图如图习题3.7图（d）所示。 习题3.8 试设计一个无冒险的电路，其工作条件是：当输入4位码为∑) 15 , 14 , 13 ,5,4 ,2 ,0( m时显示绿灯，输入其余码时显示红灯。 解：（1）根据题意设4位码ABCD为输入变量，设绿灯和红灯分别为输出变量F1、F2，输出取值为1表示灯亮，否则灯不亮。 （2）由于题目要求比较明确，可以直接作函数卡诺图，化简函数，得到最简与或式，如习题3.8图（a）所示。为了使电路无冒险，应考虑增加冗余项，如习题3.8图（b）所示，求得无冒险的与或式。又由于输出变量F1和F2互为反函数，因此只求一个输出函数的表达式即可。 习题3.8图1 2 （c） 第一章数字逻辑习题 1．1 数字电路与数字信号 图形代表的二进制数 1．1．4 一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例 MSB LSB 0 1 2 11 12 （ms） 解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期， T=10ms 频率为周期的倒数，f=1/T=1/=100HZ 占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10% 数制 将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于2−4（2）127 （4）解：（2）（127）D= 27 -1=（）B-1=（1111111）B=（177）O= （7F）H （4）（）D=B=O=H 二进制代码 将下列十进制数转换为 8421BCD 码： （1）43 （3）解：（43）D=（01000011）BCD 试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28 （1）+ （2）@ （3）you (4)43 解：首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。 （1）“+”的ASCⅡ码为 0101011，则（00101011）B=（2B）H （2）@的ASCⅡ码为 1000000,(01000000)B=(40)H (3)you 的ASCⅡ码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75 (4)43 的ASCⅡ码为 0110100,0110011,对应的十六紧张数分别为 34,33 逻辑函数及其表示方法 在图题 1. 中，已知输入信号 A，B`的波形，画出各门电路输出 L 的波形。 解: (a)为与非， (b)为同或非，即异或 数字电路习题库 1.单元习题库及答案 第一章（选择、判断共20题）一、选择题 1．以下代码中为无权码的为。 a.8421bcd码 b.5421bcd码 c.余三码 d.格雷码2．以下代码中为恒权码的为。 a.8421bcd码 b.5421bcd码 c.余三码 d.格雷码3．一位十六进制数可以用位二进制数 去则表示。a.１b.２c.４d.164．十进制数25用8421bcd码则表示为。 a.10101 b.00100101 c.100101 d.101015．在一个8位的存储单元中，能够存储的最大 无符号整数是。a.（256）10b.（127）10c.（ff）16d.（255）106．与十进制数（53.5）10等值的数或代码为。 a.(01010011.0101)8421bcd b.(35.8)16 c.(110101.1)2 d.(65.4)87．矩形脉冲信号的 参数存有。 a.周期 b.占空比 c.脉宽 d.扫描期8．与八进制数(47.3)8等值的数为： a.(100111.011)7.3) 2b.(27.6)16c.(216d.(100111.11)29.常用的bcd码有。 a.奇偶校验码 b.格雷码 c.8421码 d.余三码 10．与模拟电路相比，数字电路主要的优点有。 a.难设计 b.通用性弱 c.保密性不好 d.抗干扰能力弱 二、判断题（正确打√，错误的打×）1.方波的占空比为0.5。（）2.8421码1001 比0001大。（） 3.数字电路中用“1”和“0”分别则表示两种状态,二者并无大小之分后。（）4．格 雷码具备任何相连码只有一位码元相同的特性。（）5．八进制数（18）8比十进制数（18）10大。（） 6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（7．在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。（） 8．充电电流的公式为：q=tw/t，则周期t越大充电电流q越大。（）9．十进制数（9）10比十六进制数（9）16大。（） 《数字电子技术基础》课后习题答案 《数字电路与逻辑设计》作业 教材：《数字电子技术基础》 （高等教育出版社，第2版，2012年第7次印刷） 第一章： 自测题： 一、 1、小规模集成电路，中规模集成电路，大规模集成电路，超大规模集成电路 5、各位权系数之和，179 9、01100101，01100101，01100110； 11100101，10011010，10011011 二、 1、× 8、√ 10、× 三、 1、A 4、B 练习题： 1.3、解： (1) 十六进制转二进制： 4 5 C 0100 0101 1100 二进制转八进制：010 001 011 100 2 1 3 4 十六进制转十进制：(45C)16=4*162+5*161+12*160=(1116)10 所以：(45C)16=(10001011100)2=(2134)8=(1116)10 (2) 十六进制转二进制： 6 D E . C 8 0110 1101 1110 . 1100 1000 二进制转八进制：011 011 011 110 . 110 010 000 3 3 3 6 . 6 2 十六进制转十进制：(6DE.C8)16=6*162+13*161+14*160+13*16-1+8*16-2=(1 758.78125)10 所以：(6DE.C8)16=(011011011110. 11001000)2=(3336.62)8=(1758.78125)10 (3) 十六进制转二进制：8 F E . F D 1000 1111 1110. 1111 1101二进制转八进制：100 011 111 110 . 111 111 010 4 3 7 6 . 7 7 2 十六进制转十进制： (8FE.FD)16=8*162+15*161+14*160+15*16-1+13*1 6-2=(2302.98828125)10 所以：(8FE.FD)16=(100011111110.11111101)2=(437 6.772)8=(2302.98828125)10 (4) 十六进制转二进制：7 9 E . F D 0111 1001 1110 . 1111 1101二进制转八进制：011 110 011 110 . 111 111 010 3 6 3 6 . 7 7 2 十六进制转十进制： (79E.FD)16=7*162+9*161+14*160+15*16-1+13*16 -2=(1950. 98828125)10 所以：(8FE.FD)16=(011110011110.11111101)2=(3636.772)8=(1 950.98828125)10 习题参考答案 注：参考答案，并不是唯一答案或不一定是最好答案。仅供大家参考。 第一章习题 2. C B A D B A C B A F ⋅⋅+⋅⋅+⋅⋅= 3. 设：逻辑变量A 、B 、C 、D 分别表示占有40%、30%、20%、10%股份的四个股东，各变量取值为1表示该股东投赞成票；F 表示表决结果，F =1表示表决通过。 F =AB +AC +BCD 4. 设：A 、B 开关接至上方为1，接至下方为0；F 灯亮为1，灯灭为0。 F =A ⊙B 5. 设：10kW 、15kW 、25kW 三台用电设备分别为A 、B 、C ，设15kW 和25kW 两台发电机组分别为Y 和Z ，且均用“0”表示不工作，用“1”表示工作。 C AB Z B A B A Y ⋅=⋅= 6.输入为余3码，用A 、B 、C 、D 表示，输出为8421BCD 码，用Y 0、Y 1、Y 2、Y 3表示。 D C A B A Y C B D C B D B Y D C Y D Y ⋅⋅+⋅=⋅+⋅⋅+⋅=⊕==3210 7. 设：红、绿、黄灯分别用A 、B 、C 表示，灯亮时为1，灯灭时为0；输出用F 表示，灯正常工作时为0，灯出现故障时为1。 C A B A C B A F ⋅+⋅+⋅⋅= 8. D C B D A H D C B A D C B A D C B A D C B A G D C B A D C A B A F D C B A E ⋅⋅+⋅=⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅=⋅⋅⋅+⋅⋅+⋅=⋅⋅⋅= 第二章习题 1. 设：红、绿、黄灯分别用A 、B 、C 表示，灯亮时其值为1，灯灭时其值为0；输出报警信号用Y 表示，灯正常工作时其值为0，灯出现故障时其值为1。 AC AB C B A Y ⋅⋅= 第3章习题 一、填空题 1.逻辑电路中，电平接近0时称为电平，电平接近V CC或V DD时称为电平。 2.数字电路中最基本的逻辑门有、和门。常用的复合逻辑门有门、门、门、门和门。 3.图腾结构的TTL集成电路中，多发射极三极管可完成逻辑功能。 4.CMOS反相器是两个型的MOS管组成，且其中一个是管，另外一个是 管，由于两管特性对称，所以称为互补对称CMOS反相器。 5.TTL与非门输出高电平U OH的典型值是V，低电平U OL的典型值是V。 6.普通的TTL与非门具有结构，输出只有和两种状态；TTL三态与非门除了具有态和态，还有第三种状态态，三态门可以实现结构。 7.集电极开路的TTL与非门又称为门，几个门的输出可以并接在一起，实现功能。 8.TTL集成电路和CMOS集成电路相比较，其中集成电路的带负载能力较强，而集成电路的抗干扰能力较强。 9.用三态门构成总线连接时，依靠端的控制作用，可以实现总线的共享而不至于引起。 10. TTL集成与门多余的输入端可；TTL集成或门多余的输入端可。 二、判断下列说法的正误 1.所有的集成逻辑门，其输入端子均为两个或两个以上。（） 2.根据逻辑功能可知，异或门的反是同或门。（） 3.具有图腾结构的TTL与非门可以实现“线与”逻辑功能。（） 4.基本逻辑门电路是数字逻辑电路中的基本单元。（） 5.TTL和CMOS两种集成电路与非门，其闲置输入端都可以悬空处理。（） 6.74LS系列产品是TTL集成电路的主流产品，应用最广泛。（） 7.74LS系列集成电路属于TTL型，CC4000系列集成电路属于CMOS型。（） 8.与门多余的输出端可与有用端并联或接低电平。（） 9.OC门不仅能够实现“总线”结构，还可构成与或非逻辑。（） 10.一个四输入与非门，使其输出为0的输入变量取值组合有7个。（） 三、单项选择题 1.具有“有1出0、全0出1”功能的逻辑门是（）。 A、与非门 B、或非门 C、异或门 D、同或门 资料范本 本资料为word版本，可以直接编辑和打印，感谢您的下载 数字电路第三章习题与答案 地点：__________________ 时间：__________________ 说明：本资料适用于约定双方经过谈判，协商而共同承认，共同遵守的责任与义务，仅供参考，文档可直接下载或修改，不需要的部分可直接删除，使用时请详细阅读内容 第三章集成逻辑门电路 一、选择题 1. 三态门输出高阻状态时，（）是正确的说法。 A.用电压表测量指针不动 B.相当于悬空 C.电压不高不低 D.测量电阻指针不动 2. 以下电路中可以实现“线与”功能的有（）。 A.与非门 B.三态输出门 C.集电极开路门 D.漏极开路门 3．以下电路中常用于总线应用的有（）。 A.TSL门 B.OC门 C. 漏极开路门 D.CMOS与非门 4．逻辑表达式Y=AB可以用（）实现。 A.正或门 B.正非门 C.正与门 D.负或门 5．TTL电路在正逻辑系统中，以下各种输入中（）相当于输入逻辑“1”。 A.悬空 B.通过电阻2.7kΩ接电源 C.通过电阻2.7kΩ接地 D.通过电阻510Ω接地 6．对于TTL与非门闲置输入端的处理，可以（）。 A.接电源 B.通过电阻3kΩ接电源 C.接地 D.与有用输入端并联 7．要使TTL与非门工作在转折区，可使输入端对地外接电阻RI（）。 A.＞RON B.＜ROFF C.ROFF＜RI＜RON D.＞ROFF 8．三极管作为开关使用时，要提高开关速度，可( )。 A.降低饱和深度 B.增加饱和深度 C.采用有源泄放回路 D.采用抗饱和三极管 9．CMOS数字集成电路与TTL数字集成电路相比突出的优点是（）。 A.微功耗 B.高速度 C.高抗干扰能力 D.电源范围宽 10．与CT4000系列相对应的国际通用标准型号为 （）。 A.CT74S肖特基系列 B. CT74LS低功耗肖特基系列 C.CT74L低功耗系列 D. CT74H高速系列 11．电路如图（a），（b）所示，设开关闭合为1、断开为0；灯亮为1、灯灭为0。F 对开关A、B、C的逻辑函数表达式（）。 Ａ． Ｂ． Ｃ． 12．某TTL反相器的主要参数为IIH＝20μA；IIL＝1.4ｍA；IOH＝400μA；水IOL＝14ｍA，带同样的门数（）。 Ａ．20 Ｂ．200 Ｃ．10 Ｄ．100 第三章3.1解：由图可写出Y1、Y2的逻辑表达式： BC AC AB Y C B A C B A C B A ABC BC AC AB C B A ABC Y + + = + + + = + + + + + = 2 1 ) ( 真值表： 3.2 解： A Y A Y A Y A Y Z comp A A A Y A A A A Y A Y A Y Z comp = = = = = = + + = + = = = = = 4 3 3 2 2 1 1 4 3 2 4 3 2 3 2 3 2 2 1 1 ， ， ， 时， 、 ， ， ， 时， 、， 真值表： 3.3解： 3.4解：采用正逻辑，低电平＝0，高电平＝1。设水泵工作为1，不工作为0，由题目知，水泵工作情况只 有四种：全不工作，全工作，只有一个工作 真值表： 图略 3.5 解： 设输入由高位到低位依次为：A 4、A 3、A 2、A 1， 输出由高位到地位依次为：B 4、B 3、B 2、B 1 3.6 1111100000310对应编码为：，对应编码为：A A 3.7解：此问题为一优先编码问题，74LS148为8－3优先编码器，只用四个输入端即可，这里用的是7～4， 低4位不管；也可用低4位，但高位必须接1（代表无输入信号）；用高4位时，低4位也可接1， 以免无病房按时灯会亮。 3．8 （图略） 3.9 解： 3.11解： 3.10解： 3.12解： 3.13解： 3.14 由表知，当DIS＝INH＝0时 D BC A CD B A CD B A C B A D C B A D C B A Z C B A D A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y + + + + + = + + + + + + + = 得： 、 、 代入 7 1 2 6 1 2 5 1 2 4 1 2 3 1 2 2 1 2 1 1 2 1 2 3.15 PQ N M PQ N M Q P MN Q P N M Z+ + + = 3.16 解：4选1逻辑式为：数字电路第三章习题与答案
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